"VHDL code"의 검색결과 입니다.

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vhdl fpga 프로젝트 ALU VHDL 7segment VHDL 자판기

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"VHDL code" 검색결과 161-180 / 528건

mealy, moore VHDL로 확인 (CODE있음)

2. VHDL CODE1) state code architecture Behavioral of moore is type main_st is (s0, s1, s2, s3, s4

리포트 | 13페이지 | 1,500원 | 등록일 2012.05.31

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디시설 - 인코더, 디코더 설계

와 디코더의 VHDL 코드 설계방법을 숙달한다.실습 내용실습 결과디코더- 디코더란?: n비트의 이진 코드를 최대2^{ n}가지의 정보로 바꿔주는 조합 논리회로로 다수의 입력신호로 서 ... 70001000*************000100010000001100010000100000010001010000010011000000010111000000011. VHDL 코드 ... )1. VHDL 코드- 입력 8bit, 출력 3bit, enable 신호 1bit 인, valid 1bit 8X3 우선순위 인코더 코드를 작성하 였다.entity선언인 4~9행

리포트 | 9페이지 | 1,000원 | 등록일 2019.07.20

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아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계

. 소스 코드xilinx VHDL Design Tool을 이용하여 코딩한 소스소스 코드 설명→ 위 코드에서 볼 수 있듯이 엔티티 선언부에는 학번과 이름을 입력시키는 i 입력 포트와i ... 논리회로 V H D L 프로젝트 과제목 차1. 프로젝트 문제 (설계 조건)2. 프로젝트 문제 분석 (설계 예상 방향)3. 소스 코드4. Testbench 코드5. ModelSim ... 프로그램을 이용한 Testbench 코드 시뮬레이션6. XST로 합성한 RTL 회로7. 고찰8. 추가적인 설계 Ⅰ: 다른 방식의 설계 (입력이 ASCII CODE)9. 추가적인

리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02

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vhdl 기본적인 논리회로 설계

·VHDL 설계 실습 결과보고서VHDL Lab_01일시2013-9-24전공실습시간학번이름제목기본적인 디지털 논리회로의 설계실습 목적디지털 논리회로는 schematic과 같이 ... 그래픽으로 설계하거나 VHDL과 같이 택스트로 프로그래밍하여 설계할 수이 있다. 본 실습에서는 기본 논리 게이트로 구성된 회로를 schematic과 VHDL로 각각 설계하여 시뮬레이션 ... 00011110001101010000110000100000논리식X = A′C′ + A′D′코드library ieee;use ieee.std_logic_1164.all;entity

리포트 | 3페이지 | 1,000원 | 등록일 2013.10.30

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스톱워치 vhdl 구현 보고서

3.vhdl 코드1)Clk_div1MHz -> 100Hz 로 분주하여 0.01 초 단위로 숫자가 카운트 될 수 있도록 설계한다.--clkdiv.vhdlibrary ieee;use

리포트 | 14페이지 | 2,000원 | 등록일 2013.12.24

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디시설 - 4비트 가산감산기 , BCD 가산기

2진 결과를 다시 BCD로 출력하기 위해 BCD로 변환하는 과정을 실습한다.실습 내용실습 결과4비트 가산기VHDL코드- 코드 주요 내용 및 동작 부분 해석package 선언 : 1 ... 번째 자리를 출력하고, 'High'가 아닐 때 첫 번째 자리를 출력한다.4비트 가산기결과3, 3 입력15, 3 입력15, 7 입력9, 9 입력BCD 가산기VHDL코드- 코드 주요 ... 결과 보고서( 4비트 가산/감산기 , BCD 가산기 )제목4비트 가산/감산기 , BCD 가산기실습 목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이

리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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(디지털시스템설계)VHDL Full Adder

결과를 보이시오.(화면 캡쳐)A. FULL_Adder의 VHDL code------------------------------------------------------------- ... . 게이트를 이용하여 회로도를 구하시오.3. Full_Adder에 대한 VHDL 코드를 구하시오 단. 새 project를 생성하고, 작성된 코드의 synthesis 후 결과 log 파일 ... library declaration if instantiating---- any Xilinx primitives in this code.--library UNISIM;--use

리포트 | 8페이지 | 1,000원 | 등록일 2010.12.01

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VHDL실습 16진, 10진, 3진(5-6-7), 12진(2-13)카운터 설계 및 구현

카운터 이므로 0에서 15까지 차례대로 수를 증가시키고 15가되면 리셋된다.file-new-VHDL file을 열어 다음과 같이 16진 카운터로 동작할 수 있도록 코드를 짰 ... 했다.(2) 10진 카운터file-new-VHDL file을 열어 다음과 같이 10진 카운터로 동작할 수 있도록 코드를 짰다. 10진 카운터 역시 If문과 process문을 이용 ... -VHDL file을 열어 다음과 같이 5부터 1씩 증가해 7이 되면 초기화되는 3진 카운터로 동작할 수 있도록 코드를 짰다. 5-6-7만 표현하므로2 ^{0},2 ^{1},2 ^{2

리포트 | 17페이지 | 2,000원 | 등록일 2019.04.20

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서울시립대학교 전자전기컴퓨터설계실험2 제11주 Lab10 Pre

구문이다.본 source code는 크게 calib_flag가 1인지 0인지, 두 가지 경우로 나누어져 있다.calib_flag가 1인 경우, bus switch 1이 on 되 ... 은 ‘SOUTH KOREA’ 문자열을 출력한다.Line 2에는 시간, 분, 초를 24시 기준으로 출력한다.Pin AssignmentPin Assignmentrs와 rw는 코드 간소 ... 는 것을 확인할 수 있다. 이는 LCD 상에서 1시간이 더해짐과 동일하다.따라서 시간을 setting하는 코드는 제대로 작동함을 확인할 수 있다.Simulation of Digital

리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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아주대 논리회로실험 프로젝트 FPGA를 통한 VHDL 구현 프로젝트 - 비밀번호

을 추가시키진 못하였고, 대신에 shifting function을 구현할 때 다양한 방법으로 수정 해 볼 수 있었다.이번 프로젝트를 통해 VHDL coding에 대해서도 깊은 이해를 할 ... 에 대한 문제 해결 과정은 coding에 대한 정확한 이해도 같이 동반되었다. 더불어 신호의 저장, shifting, 7 segment 등 기존 논리회로실험에서 실험한 내용들을 직접 ... 이번 프로젝트의 결과도 같이 합심하여 좋은 결과를 만들어 냈다고 생각한다.[ Appendix : 추가 개선 Source code ]-- 프로젝트에 쓰인 Source code

리포트 | 28페이지 | 3,500원 | 등록일 2016.07.09

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VHDL실습 상태머신 설계

다.gray code카운터 설계6~12 번째 줄? 입출력 포트를 정의해 주었다.15 번째 줄? s0, s1, s2, s3, s4, s5, s6, s7의 상태를 선언해주었다.20~44 ... VHDL 레포트1.서론(1) state machine(2) BCD Counter(3) Gray Code Counter(4) Dual Counter(5) Stepping Motor ... 로 동작한다.그 외의 상태일 때는 IDLE로 간다.//예를 들어 sw_a와 sw_b가 동시에 1이 되면 코드에서 sw_a를 먼저 검사하므로 STATE_A가 된다.sw_a와 sw_b

리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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VHDL 카운터 설계 및 시뮬레이션

진, 5-6-7반복 3진, 2-13반복 12진)의 VHDL 코드를 짜보고 쿼터스를 통해 시물레이션 돌린 뒤 실습보드에 다운 받아 그 결과를 확인한다.또한, VHDL의 문법 반복문 ... 화=> 5진 카운터Ⅲ. 실습내용 및 결과(1) 16진 카운터-VHDL 코드Reset이 걸리지 않는 한 0에서 15까지 증가하는 15진 카운터의 VHDL 코드를 작성한다.nRst ... 를 확인할 수 있었다.0~3 4~7 8~11 12~15(2) 10진 카운터-VHDL 코드Reset이 걸리지 않는 한 0에서 9까지 증가 후 다시 0이 되는 10진 카운터의 VHDL

리포트 | 18페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2018.08.27

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논리회로실험 2014 FSM

번에 2비트 이상 변화하게 하는 것보다도 더 신뢰성 있게 동작한다. Binary와 Gray code는 [ 그림 2 ]처럼 카운트된다. 우리가 설계할 Binary/Gray c ... ] Gray / Binary code[ 표 2 ] Binary / Gray counter 상태표CSMODENSCSMODENS ... ounter를 VHDL로 설계한다.2. Background1) Finite State machine일정한 천이 가능한 상태 내에서만 동작하는 순차 논리 회로로서 FSM의 출력과 다음 상태

리포트 | 9페이지 | 1,000원 | 등록일 2014.11.05

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논리회로설계실험 FlipFlop Register 예비보고서

.진리표와 특성표상태도와 논리기호회로도VHDL 코드소스코드테스트 벤치 코드Waveform실험 2. D flip-flop 4개를 가지는 병렬 레지스터 회로도를 그려보고 4비트 시프트 ... 레지스터를 VHDL을 사용하여 코딩 해 본다.D flip-flop을 사용한 병렬 레지스터 회로도4비트 시프트 레지스터 VHDL 코딩구조적 모델링 소스코드테스트 벤치 코드 ... =2504115&lmsBlbdId=4 >고찰비동기 입력 신호를 포함하지 않은 JK Flip-flop VHDL 코드를 살펴 보겠다. 입력 신호로 J와 K 그리고 CLK을 지정하였다. 그리고

리포트 | 6페이지 | 1,000원 | 등록일 2018.01.10

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VHDL실습 디지털 시계

VHDL 및 실습디지털 시계 설계 및 시뮬레이션1.서론‘디지털시계‘ 라는 전체 시스템의 설계를 vhdl이나 schematic등 하나의 디자인이 아닌 기능별로 블록화, 부품화 하 ... MUX를 확인할 수 있다.1초 생성기1초 생성기의 코드는 다음과 같다. 전체 회로 컴파일 시에는 왼쪽의 코드처럼 해야 하지만 시뮬레이션을 할 때는 오른쪽 사진의 23번째 줄 ... 를 통해 설계한 1초 생성기를 확인 할 수 있다.60진 카운터60진 카운터의 코드는 다음과 같이 짤 수 있다.60에는 일의자리와 십의자리가 있어야 하므로 port에서 일의자리와 십의자리

리포트 | 14페이지 | 2,000원 | 등록일 2019.04.20

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Gray code converter design - 디지털회로설계 프로젝트1

다. 이erter를 설계하고, 시뮬레이션을 통하여 동작을 확인한다.위의 설계과정 (2)에서 구한 식으로 gray code converter를 설계하기 위해 VHDL code를 짜면 다음 ... 디지털회로설계설계11. 설계제목: Gray code converter design2. 개요B1, B2, B3 3개의 binary code input을 G1, G2, G3 3개 ... 의 gray code output이 나오도록 설계한다. 우선, truth-table에서 구한 POS, SOP를 이용하여 설계한 다음 truth-table karnough map을 이용

리포트 | 11페이지 | 1,500원 | 등록일 2014.02.17

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VHDL실습 MUX 및 Decoder

1bit 2?1 multiplexer로 작동할 수 있도록 코드를 짠다.다음과정들은 schematic으로 디자인한 과정과 동일하다.schematic과 vhdl로 설계한 것이 RTL ... VHDL 및 실습MUX 및 Decoder 설계 및 시뮬레이션1.서론 및 배경이론논리게이트를 사용한 흐름제어-> ENABLE은 ‘할 수 있게 하다’라는 의미로 출력을 제어할 수 있 ... 을 볼 수 있지만 우리 실습과정에서는 크게 상관이 없으므로 이대로 진행한다.내가 설계한 칩이 어느 위치에 있는지 확인할 수 있다.file-new-VHDL file을 열어 다음과 같이

리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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VHDL을 이용한 Mux, Demux, incoder, decoder, FND 설계 및 실습

VHDL 및 실습ReportMux ~ FND의 설계 및 실습제출일2013년 3월 25일최종기한2013년 3월 25일담당교수최 종 성 교수님학과전 자 공 학 과학번 ... 2009144029이름우 경 제1. 실습명 : 3주차 VHDL 수업 실습2. 실습목표 :(a) 1비트 2x1 Mux Schematic & VHDL(b) 2비트 2x1 Mux Schematic ... & VHDL(c) 1비트 1x2 Mux Schematic & VHDL(d) 2x4 Decoder Schematic & VHDL(e) 4비트 4x1 Mux Schematic & VHDL

리포트 | 16페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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병렬 가산기 설계 예비보고서

) BCD - 2진화 10진법으로 binary-coded decimal의 약어. 이 코드는 0~9까지의 10진수 1자리를 4비트의 2진수로 표현한 것이다. 10진수를 나타낼 경우 8 ... 1. 실험 목표 - VHDL 라이브러리의 기본적인 문법을 이해하고, 전가산기를 이용하여 병렬가산기를 설계한다.2. 예비 이론 ※ signal과 variable의 차이(1 ... -4-2-1이라는 자리값을 부여한 4비트의 2진수로 표현하고, 자리값의 합이 10진의 1자리를 나타내고 있다(2) BCD 덧셈 - BCD 코드는 10진수를 0~9까지 2진화한 코드

리포트 | 5페이지 | 1,000원 | 등록일 2014.07.25

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2012년도 2학기 집적회로설계 중간고사

) 이를 검증하기 위한 test bench를 작성하라.=>2. 다음 두 가지 VHDL 코드의 수행과정을 보이고, 그 차이점을 설명하라.=> 두가지에 차이점은첫 번째 소스

시험자료 | 2페이지 | 1,500원 | 등록일 2012.11.21

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