"VHDL code"의 검색결과 입니다.

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vhdl fpga 프로젝트 ALU VHDL 7segment VHDL 자판기

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"VHDL code" 검색결과 121-140 / 528건

10, 16진 카운터 설계 vhdl 5-6-7카운터 포함

---------p.3D Flip/Flop 이란?코드 및 설명출력 결과16진 카운터 (출력 값 0~15)------------------------------p.4이론적 설명코드 ... 및 설명출력 결과10진 카운터 (출력 값 0~9)-------------------------------p.6이론적 설명코드 및 설명출력 결과5-6-7 반복 3진 카운터------ ... --------------------------------p.7이론적 설명코드 및 설명출력 결과2~13 반복 12진 카운터--------------------------------

리포트 | 10페이지 | 1,500원 | 등록일 2020.10.05

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롯데케미칼 합격자소서 (전기직)

었던 디지털 시스템 수업을 청강하여 디지털 논리 회로와 VHDL 코드에 대한 기반을 다지기 위해 노력했습니다. 더불어, 팀원과 시스템 구성에 대해 논의하며 데이터 보안, 저장 등

자기소개서 | 3페이지 | 4,000원 | 등록일 2024.03.24

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기초전자회로실험 - FPGA Implementation of Shift Register (쉬프트레지스터) 예비레포트

됨에 따라서 점점 모호해지고 있다. 현재는 회사 고유의 포맷을 이용하기보다는 VHDL과 Verilog로 대표되는 표준 HDL을 널리 사용되고 있다.[2]2.verilig의 요소의미모듈 ... : 보통의 프로그래밍 언어에서 사용되는 모듈의 개념과 같다. 특정한 목적을 위해 묶어진 변수들과 함수들의 모임이라고 생각하면 쉽고, 하나의 라이브러리 개념이며 코드를 모듈로 분화 ... 하는 수단이다. C언어의 #define ABC 10 과 비슷한 표현이다. 변수로는 사용할 수 없으며, 파라미터의 값들은 컴파일할 때 자동적으로 매칭시켜준다. 파라미터를 사용하면 코드

리포트 | 12페이지 | 2,000원 | 등록일 2021.02.27

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HDL및실습_State Machine상태머신 이해하기_횡단보도제어기_BCD_GRAY_10진_16진 카운터 설계하기

: 안전을 위한 방어코드 others를 넣어주었다.59줄 : 이 회로의 출력값을 정의한 조합논리회로이다.최초에는 IDLE 상태를 유지하다 sw_a 나 sw_b 입력에 맞추 ... -> 황색등 5초case 문을 사용한 횡단보도 제어기의 VHDL 소스총 4가지의 state를 정의하였다. M_G, M_S, C_G, C_Sclk의 rising_edge에 맞추어 c

리포트 | 13페이지 | 3,000원 | 등록일 2020.07.05

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디지털 시스템 설계 및 실습 클럭 분주회로 설계 verilog

가 전이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 배운다.2. 코드1) moore.vmodule moore(clk, rst, i, m, n, y);input c

리포트 | 4페이지 | 2,500원 | 등록일 2021.03.24

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SK하이닉스 연구개발(공정알엔디) 합격 자기소개서

했습니다. 500줄이 넘는 코딩이다 보니 원인을 찾기 어려웟습니다.우선 VHDL코드에서 의심가는 부분들을 다른 방식으로 바꿔보기로 했습니다. 일주일동안 매일 만나서 계속 진행했지만 문제 ... 로 기능을 분류했습니다. >디지털 시스템 설계수업에서 팀을 이뤄 VHDL을 이용해 포모도로 타이머를 제작하는 프로젝트를 진행했습니다. 코딩에 대한 대략적인 틀은 주어지고 필요기능

자기소개서 | 8페이지 | 3,000원 | 등록일 2023.02.06

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고속 FPGA 구현에 적합한 효율적인 정수 나눗셈 알고리즘 (An Efficient Integer Division Algorithm for High Speed FPGA)

가 일반적으로 알려진 뺄셈 또는 뺄셈-곱셈에 의한 나눗셈 알고리즘에 비해 매우 적어 Latency를 최소화 할 수 있다. Xilinx사의 Virtex-4 FPGA에 VHDL coding ... virtex-4 FPGA with VHDL coding and have achieved 300MSPS data rate in 17bit integer division. The

논문 | 7페이지 | 무료 | 등록일 2025.05.25 | 수정일 2025.05.27

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기초전자회로실험 - Sequential logic design using Verilog(순서논리) 예비레포트

한 reconfigurable system이 시작됨에 따라서 점점 모호해지고 있다. 현재는 회사 고유의 포맷을 이용하기보다는 VHDL과 Verilog로 대표되는 표준 HDL을 널리 사용되고 있 ... 의 라이브러리 개념이며 코드를 모듈로 분화시켜 적재적소에 조합한다면 매우 효율적인 프로그래밍이 가능하다.포트 : 포트(port)는 영어단어로 항구를 의미하며 컴퓨터 하드웨어

리포트 | 7페이지 | 2,000원 | 등록일 2021.02.27

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2024 sk하이닉스 설계 합격 자기소개서

적으로 노력해왔습니다. 특히 메모리 설계와 회로 검증에 대한 깊은 이해를 위해 전자공학과 컴퓨터공학 관련 과목을 수강하였고, Verilog 및 VHDL에 대한 전문 지식을 쌓 ... 한 코드의 효율성을 검증하기 위해 다양한 테스트를 실시하였고, 실질적인 데이터 결과를 기반으로 설계를 수정하고 최적화하는 작업이 포함되었습니다. 이 과정은 단순한 이론적 학습을 넘

자기소개서 | 6페이지 | 5,000원 | 등록일 2024.09.18

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서울시, 지방직 공무원 합격자의 면접 예상 질문 50선 및 답변 예시

한 적이 있습니다.전자 제품의 각각의 코드에 변압기와 비슷한 장치를 사용함으로써, 얼마만큼의 소비전력을 사용하고 있으며 그에 따른 전기세가 얼마인지를 블루투스를 이용하여 스마트 티비 ... 함으로써, 고쳐 나가도록 하겠습니다.12. 다른사람을 설득해본 경험이 있는가?vhdl 이라는 과목의 프로젝트를 할 때, 저희조는 툴에 익숙하지 않는 3명의 한국인과 중국인 교환학생으로 구성 ... 고 병들거나 새끼를 두고 앞 ,뒤로 강한 늑대들이 무리를 지키며 다른 지역으로 이동합니다. 무리 모두의 안전한 이동이라는 조직의 목표를 위해 이동하는 늑대와 같이 저 또한 VHDL과목

자기소개서 | 15페이지 | 5,000원 | 등록일 2021.07.24 | 수정일 2024.02.24

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한화시스템 자소서

시스템 수업을 수강하며 STM32F4 보드를 활용한 심전도 측정 프로젝트를 수행했고, FPGA 설계 수업에서는 VHDL을 통해 직접 연산기 블록을 설계하며 병렬처리의 효율 ... 증폭 회로와 ADC 설정이 이론상 문제없어 보였지만, 출력에서 전압이 비정상적으로 튀며 소리 신호가 제대로 인식되지 않았습니다. 일주일간 팀원들은 코드 문제를 의심했지만, 저

자기소개서 | 5페이지 | 4,000원 | 등록일 2025.03.27

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확장성에 유리한 병렬 알고리즘 방식에 기반한 GF(2m) 나눗셈기의 VLSI 설계 (VLSI Design of an Improved Structure of a GF(2m) Divider)

the security-related applications such as the Reed-Solomon code, elliptic curve encryption/ decryption ... VHDL을 이용하여 설계하고 FPGA에 구현하여 기능을 검증하였다. 제안된 나눗셈기는 m=4, n=2의 경우에 대해 설계, 검증을 수행하였다. 회로의 구현은 Altera의 10만 게이트 ... , is proposed. We utilized the VHDL language to verify the design methodology, and implemented the

논문 | 5페이지 | 무료 | 등록일 2025.05.25 | 수정일 2025.05.27

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VHDL로 만드는 라인트레서

있다.2. 소스코드 설명 (Test bench 포함)(1) remote controllable car(2) line-tracer3. 시뮬레이션 결과 및 설명(Test bench

리포트 | 7페이지 | 1,000원 | 등록일 2018.10.09

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[검증된 코드 & 복사가능, 학점A+] 전전설2 2.Schematics - 예비+결과+성적인증 (서울시립대)

실험 목적1.ISE의 여러 logic gate symbol을 직관적으로 이용하는 Schematic 설계를 익힌다.2.FPGA Device Configuration을 해보고, Verilog HDL을 이용한 설계를 익힐 준비를 마친다.배경 이론 및 사전 조사 실험 전에 조..

리포트 | 14페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.13

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디지털 도어락 설계 코드, 보고서 ,ppt

1) FPGA 실습키트를 활용하여 디지털 도어락을 구현한다. 2) Switch 입력과 FND 및 LED 출력을 위한 VHDL 코드를 작성한다. 3) 디지털도어락 동작을 위한 내부 ... 상태머신을 설계 및 구현하고, 상태 전환이 설계 사양대로 동작함을 확인한다. 4) 디지털 도어락을 VHDL 코드를 이용하여 구현하고, 이를 Modelsim으로 검증하며, FPGA

리포트 | 5페이지 | 4,000원 | 등록일 2016.05.31 | 수정일 2021.12.08

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FPGA를 이용한 시퀀스 제어용 32비트 마이크로프로세서 설계 (The Design of 32 Bit Microprocessor for Sequence Control Using FPGA)

, an instruction code size was implemented by 32 bits. And the real time debug operation was ... 본 논문은 FPGA를 이용하여 시퀀스 제어용 32비트 마이크로프로세서를 설계하였다. 이를 위해 VHDL을 이용하여 톱-다운 방식으로 마이크로프로세서를 설계하였으며, 고속처리 ... (FPGA). The microprocessor was designed by a VHDL with top down method, the program memory was separated

논문 | 11페이지 | 무료 | 등록일 2025.06.15 | 수정일 2025.06.17

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VHDL을 이용하여 다양한 state machine 설계

은 사용하지 않는 수라 하여 무효코드(invalid code) 라고한다.2) Gray코드그레이 코드는 가중치를 갖지않는 코드로서 산술용 코드가 아니다. 그레이코드는 어떤코드 ... 이름우 경 제1. 실습명 : State Machine 설계하기2. 실습목표 :1) BCD코드의 상태도를보고 VHDL로 설계해본다.2) Gray코드의 상태도를보고 VHDL로 설계 ... 이 0일때 반시계 방향으로 상태가 변한다.4. 설계 및 시뮬레이션1) BCD코드① VHDL코드state_type인 타입을 빨간네모부분처럼 선언해준뒤 signal state를 그

리포트 | 17페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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서강대학교 디지털논리회로실험 - 실험 3. Decoders and Encoders 예비 보고서

-care condition으로 표현되며 출력 z는 입력에 적어도 하나의 1이 있을 때 1이 된다.3) BCD (binary-coded decimal) 코드10진수의 각 자리를 4 ... -segment decoder의 동작 확인VHDL 코드 및 시뮬레이션 결과는 다음과 같다.[그림 21][그림 22]4) 과정 4 : Priority encoder 의 동작 확인 ... VHDL 코드는 다음과 같다.[그림 23]VHDL Test bench에 대한 코드 작성법 미흡으로 인해 Timing diagram 시뮬레이션 결 과는 확인하지 못했다. 실험에서 [그림 15]의 진리표와 같은 결과가 나올 것으로 예상 된다.

리포트 | 11페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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VHDL 프로젝트 두더지게임기 구현

두더지 게임 VHDL 코드 입니다. 사용한 프로그램은 Quartus2입니다. 알집파일엔 보고서와 프로그램 실행파일이 있고 프로그램이 깔려있다면 바로 실행가능합니다.보고서엔 코드 ... 가 올라갑니다.음계추가는 버튼에 도레미파솔 음계 소리가 나도록 추가한 기능입니다.(프로그램파일 보시면 이름이 ddz로 설정되어있습니다. 파일이름을 변경하실 경우 소스코드에 ddz 라고 되어있는 부분도 함께 변경해야 컴파일됩니다.)

리포트 | 9,000원 | 등록일 2016.11.03 | 수정일 2017.11.15

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서강대학교 디지털논리회로실험 - 실험 3. Decoders and Encoders 결과 보고서

VHDL 코드 및 FPGA를 통한 구현 결과는 아래와 같다.[그림 14]INPUTOUTPUTEI01234567A2A1A0 ... 다.3. 토의실험 1에서는 code converter를 구현하였다. 과정 1-A ~ 1-C에서 각기 다른 방법으로 [표 1]의 진리표를 만족하는 논리 회로를 구현해 보았는데, 같 ... 다. 또한 VHDL로 priority encoder를 설계했을 때 개인 노트북에서는 컴파일 오류가 떴지만 같은 VHDL 코드로 실험실의 컴퓨터에서 컴파일 했을 때는 정상적으로 진행

리포트 | 10페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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