"VHDL code"의 검색결과 입니다.

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vhdl fpga 프로젝트 ALU VHDL 7segment VHDL 자판기

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"VHDL code" 검색결과 321-340 / 528건

[토끼] 응용논리_4× 1 MUX를 4가지 구문을 이용하여 VHDL로 설계, 시뮬레이션, 합성 과제 ( IF 문, CASE 문, When~else 문, With~select

과제: 4× 1 MUX를 다음의 4가지 구문을 이용하여 VHDL로 설계 하고 시뮬레이션, 합성 하여라. ( IF 문, CASE 문, When~else 문, With~select ... 문 ) (1-1) IF 문을 이용한 4×1 MUX의 VHDL CODElibrary IEEE;use IEEE.std_logic_1164.all;entity mux41 is ... ; else Y

리포트 | 17페이지 | 3,000원 | 등록일 2013.01.14 | 수정일 2020.07.13

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VHDL-Pre lab - Mbit 가산기와비교기 !! (A+리포트 보장)

4-bit adder– describe its input output signals– describe its functional behaviors– make VHDL codes– make ... omparator– describe its input output signals– describe its functional behaviors– make VHDL codes– make a ... Fullader와 4bit comparator를 이용하여 8bit 가산기 및 비교기를 VHDL code로 디자인 해본다.2. 실험 이론지식 M-bit Adder / M-bit c

리포트 | 17페이지 | 2,500원 | 등록일 2009.06.29

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VHDL을 이용한 다양한 플립플롭 및 카운터설계, 실습

를 보내도록 한다. 그렇게 5->6->7이 반복되는 카운터가 된다.-VHDL--RTL Viewer-코드부분은 10진카운터때 divide하던법이랑 거의 비슷하다. 10진카운터에서는 초기값 ... VHDL 및 실습ReportSR F.F.~12진 카운터제출일2013년 4월 1일최종기한2013년 4월 1일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름 ... 우 경 제1. 실습명 : 4주차 VHDL 실습2. 실습목표 :(1) SR F.F.(2) Gated SR F.F(3) D F.F.(4) JK F.F.(5) Ripple 4-bit

리포트 | 22페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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VHDL-Post lab - FF and S-P conversion

화면 표시에 내가 직접 code를 짜지는 않았지만, 이를 실험해 봄으로써 정말 VHDL code를 배운다는게 이런 희열감에서 배우는 것이구나 라는 것을 알 수 있게 해주는 실험 이었다다. ... 하다가, 한마디로 괜히 VHDL 코드를 간단화 시키려고 하다가 예상치 못한 결과 Simulation을 얻게 되었다. 분명 Synthesize 합성에서도 이상이 없었는데 Simulation ... 할 때 오류가 나는 것이었다. 화면에도 표시가 이상하게 나는 것을 볼 수 있었다. 실제 실험 시에는 VHDL 코드 표현에서 INPUT 값을 din으로 하나로 집어 넣어줌으로써 에러

리포트 | 11페이지 | 2,000원 | 등록일 2009.06.29

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[논리회로실험] 실험10. LCD

에서는 VHDL을 이용하여 LCD창에 원하는 문자열을 출력하는 회로를 설계한다. 8자리의 2진수에 각각 특정 문자가 저장되어 있다. 우리는 원하는 문자열을 출력하기 위해 필요한 메모리 ... 와 클리어, 커서이동에 대한 명령코드를 가지고 있다. IR은 써넣기만 가능하고 읽기기는 되지 않는다.② 데이터 레지스터(DR) : D.D.RAM, C.G.RAM에 데이터를 읽거나 써 넣 ... (Character Generator ROM)는 5×8 도트, 5×10 도트의 글자를 발생시킨다. 위의 표 1은 5×8도트의 문자코드를 나타내었다.⑤ Display Data RAM(D

리포트 | 14페이지 | 2,000원 | 등록일 2014.03.22

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[공학]16비트 컴퓨터 설계 보고서

system1>> Resister coding(AR, PC, DR, AC, IR, TR, OUTR, INPR)Register는 위의 AC와 같은 구조의 code를 갖는다. 단지 ... resisterHolds input characterOUTR8Output resisterHolds output characterSymbol : 위의 coding을 통해 다음과 같이 8개 ... 씩 증가한다.2>> Memory unit coding4096X16의 메모리 RAM을 설계한다. 이번 설계 과정 중 첫 번째로 부딪힌 난관이다. 이번 설계 과정 중 사용하는 coding

리포트 | 23페이지 | 5,000원 | 등록일 2007.06.21

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순차회로 설계 결과보고서

때 출력값은 항상 값을 유지하였다.2. 8비트 시프트 레지스터 VHDL 코딩(1) 소스 코드 - D F/FD F/F8bit shift register- reset에 1이 입력 ... 를 한다.2. 실험 결과- 실험 1. JK F/F(1) 소스 코드JK F/F 진리표- 진리표를 참고하여서 rising edge의 clock이 걸릴 때마다 Q(t+1)이 출력되도록 설계 ... 도록 설계하였다.- Q, Q_bar는 입력과 출력에 모두 활용되므로 multiple source 오류 방지를 위해 inout을 사용하였다.(2) 테스트 벤치 코드- PR 기능이 올바르

리포트 | 9페이지 | 1,000원 | 등록일 2014.07.25

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DECODER

om/SEARCH/ART/FPGA.HTM" FPGA 에디션 2.0'Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL ... library declaration if instantiating---- any Xilinx primitives in this code.--library UNISIM;--use ... 대표적인 것이 신플리서티에서 나온 ‘Synplify’라는 툴이다. 시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx FPGA의 라이브러리 셀로 구성

리포트 | 9페이지 | 1,000원 | 등록일 2010.03.26

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Digital clock chip - TIME, DATE, TIMER Blocks

- Uncomment the following library declaration if instantiating---- any Xilinx primitives in this code.- ... . Purpose이번 실습에서는 digital clock chip 에 있어 사용되는 TIME, DATE, TIMER BLOCK을 VHDL로 설계한다.2. Problem statement① ... BLOCK 은 미리 설계되어 제공 되므로 DATE 와 TIMER BLOCK 을 설계한다. 이 후 설계한 각 BLOCK 을 주어진 테스트 벤치 코드를 이용하여 시뮬레이션하여 에러

리포트 | 12페이지 | 1,500원 | 등록일 2011.06.06

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논리회로실험 2014 Calculator

진수) 출력의 범위는 00~FF (16진수)이다.[ 그림 3 ] module의 관계VHDL 코드의 구조는 LCD_DISPLAY의 상위 모듈에 LCD_TEST, DATA_GEN ... 다.[ 그림 4 ] pin table3. Sources & Results1) VHDL sourcelibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use

리포트 | 22페이지 | 1,000원 | 등록일 2014.11.05

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[논리회로실험] 실험8. counter

.Introduction이번 실험에서는 VHDL을 이용하여 Finite State Machine의 한 종류인 counter를 설계하였다. 이번에 설계한 counter는 'Binary ... 이 된다. 코드는 아래와 같다.if( reset = '0' ) then -- Asynchrous negative resetclk_d

리포트 | 17페이지 | 2,000원 | 등록일 2014.03.22

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01 논리회로설계실험 예비보고서(And,or gate)

논리회로설계 실험 예비보고서 #1실험 1. 기본게이트 설계1. 실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링 ... 을 동작적 모델링과 자료 흐름 모델링으로 작성하시오.(1) AND GATE1) 진리표입력 X입력 Y출력 F*************) 소스 코드동작적 모델링자료 흐름 모델링

리포트 | 8페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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경희대학교 논리회로 레포트

, Lava, Lola, MyHDL, PALASM, RHDL, 베릴로그, VHDL등이 있다.5) CAD Tools : 컴퓨터 지원 설계(Computer Aided Design)의 약 ... 되고 만들어지기 전에 그 회로의 동작을 예측하는 모델을 제공한다. 두 번째는 FPGA같은 PLD를 프로그램하기 위해 사용한다. HDL로 작성된 코드는 로직 컴파일러를 이용하여 컴파일한 후 ... 해당 기기에 올려 진다. 대개의 경우, 테스트를 진행하며 여러 번 코드를 수정하여 기기에 올려볼 수 있다. HDL 설계의 가장 중요한 부분은 HDL 프로그램을 시뮬레이트 할 수

리포트 | 3페이지 | 2,000원 | 등록일 2016.04.17

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[논리회로실험] 실험11. 디지털 클락

실험에서는 VHDL을 이용하여 간단한 디지털 시계를 설계한다. 알람이나 타이머 같은 기능은 없이 순수하게 시간의 흐름만 확인할 수 있는 시계이다. 시계는 7-segment ... '이 되면 꺼진다. 우리가 이번 실험에 사용하는 7-segment는 총 6개로 코드 내에서 DIGIT이라는 signal을 이용하여 6개 중 1개를 선택해서 1개만 동작시킨다. 6개 ... 한 clock이라고는 할 수 없지만 clock과 유사한 역할을 하게 된다. 코드 내에서 seg_clk_cnt로 쓰인다. 즉, seg_clk_cnt가 200이 되면 0으로 초기

리포트 | 19페이지 | 2,000원 | 등록일 2014.03.22

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01-논리회로설계실험-예비보고서

반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 3. 11논리회로설계 실험 예비보고서 #1실험 1. 기본 게이트 설계1. 실험 목표VHDL의 기본개념 ... ) AND GATE1) 진리표A (입력)B (입력)C (출력)*************) 소스 코드동작적 모델링자료 흐름 모델링library IEEE;use IEEE.STD

리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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[논리회로실험] 실험9. detector

.Introduction이번 실험에서는 VHDL을 이용하여 Finite State Machine의 한 종류인 '유한 문자열 인식기'를 설계한다. 이번에 설계한 '유한 문자열 인식기'는 어떤 문자열 ... 내부 signal인 load와 Z를 선언한다.architecture에 signal 선언까지 끝나면 일단 load를 보정해주는 IBUF를 port map을 이용하여 코딩한다. 코드

리포트 | 10페이지 | 2,000원 | 등록일 2014.03.22

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Xilinx사 ISE의 isim 시뮬레이션을 스크립트로 실행하는 방법

ISim 은 Xilinx 사의 ISE 에 내장된 HDL 시뮬레이터로서 Verilog & VHDL 언어로 설계된 디지털 회로의 레지스터 레벨 혹은 타이밍 시뮬레이션에 사용 ... 이 가능한 HDL 코드의 길이는 50,000 라인으로 제한된다.ISim 은 ISE 가 제공하는 GUI 를 통하여 대화식 (Interactive) 으로 실행할 수 있다. ISE 상 ... 에서 프로젝트를 설정하고 Verilog 코드를 작성하여 프로젝트에 등록하고 시뮬레이션을 실행하면 아래 그림과 같은 GUI가 나타나서 시뮬레이션에서 출력된 파평을 그래픽으로 분석하는 것이 가능하다.

리포트 | 17페이지 | 2,500원 | 등록일 2012.08.18 | 수정일 2014.08.19

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VHDL기초강의

;조합회로 예제VHDL code*FAxn –1cncn1”yn1–sn1–FAx1c2y1s1FAc1x0y0s0c0MSB positionLSB position조합회로 예제4-bit ... , y : IN STD_LOGIC ; s, Cout : OUT STD_LOGIC ) ; END COMPONENT ;조합회로 예제VHDL code*BEGIN stage0 ... , J-K F/F이 있음*Latch 클럭 입력에 관계없이 J, K와 같은 입력신호에 따라 출력을 결정 Ex) J-K latch 설계 진리표*VHDL code*Edge

리포트 | 106페이지 | 1,000원 | 등록일 2010.05.11

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디코더, 인코더 설계 예비보고서

도 하며, 인코더의 역동작 회로이다.- N비트로 된 2진 코드는 서로 다른 정보 2n개를 표현할 수 있다.- 디코더는 입력선에 나타나는 n비트 2진 코드를 최대 2n가지 정보로 바꿔주 ... - enable 단자가 있는 디코더와 각종 코드를 상호 변환하는 디코더도 있다.- 2×4 디코더의 논리회로(좌) 및 블록도(우)는 다음과 같다.(2) 인코더(Encoder)- 부호

리포트 | 8페이지 | 1,000원 | 등록일 2014.07.25

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05 논리회로설계실험 예비보고서(조합회로)

논리회로설계 실험 예비보고서 #5실험 5. 조합회로 설계1. 실험 목표비교기, MUX, DEMUX, ALU에 대해서 알아본다.VHDL 문법 중 function과 procedure ... or BOR110Y = A xor BXOR111Y = not ANOT(2) 소스 코드8가지 기능을 가진 ALUlibrary IEEE;use IEEE.STD_LOGIC_1164.ALL

리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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