"VHDL code"의 검색결과 입니다.

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vhdl fpga 프로젝트 ALU VHDL 7segment VHDL 자판기

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"VHDL code" 검색결과 401-420 / 529건

반가산기(Half Adder)와 전가산기(Full Adder)의 설계

(Behavioral Representation), 자료 흐름적 표현방법(Dataflow Representation)에 대한 이론을 배우고 예제로 반가산기(Half Adder)를 VHDL로 구현 ... 해 본다. 반가산기란 1비트의 2진수를 2개 더하는 논리회로이다. VHDL로 구현 후 Test Bench로 Simulation시켜 결과가 바르게 나오는지 확인한다. 실습으로는 반가산기 ... 를 토대로 전가산기(Full Adder)를 VHDL로 구현한다. 전가산기란 1비트의 2진수를 3개 더하는 논리회로이다. VHDL로 구현 후 Test Module, Test

리포트 | 13페이지 | 1,500원 | 등록일 2010.06.24

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2 port Or gate 설계

1 장 . 설계 ( 실험 ) 배경 및 목표 VHDL 을 이용하여 2 Port OR-Gate 설계한다 . 2 Port OR Gate 을 Data Flow Modeling 으로 구현 ... Simulation 1) Architecture 의 안에 OR 연산에 대한 코드를 입력한다 . architecture Dataflow of OR is begin O = I1 or I2 ... 을 확인한다 . 입력된 파형과 동일하게 시뮬레이션 되었는지 확인한다 .5 장 . 토의 이번 설계 ( 실험 ) 은 VHDL 을 이용하여 OR GATE 를 설계하는 것이 목표였

리포트 | 12페이지 | 1,500원 | 등록일 2010.09.09

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COUNTER

를 설계해본다Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정 ... ’라는 툴이다. 시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx FPGA의 라이브러리 셀로 구성된 Netlist로 변환되어야 한다.▶ UCF(User

리포트 | 11페이지 | 1,000원 | 등록일 2010.03.26

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VHDL M bit 가산기와 비교기(prelab 입니다)

가산기와 비교기의 VHDL 설계 표현에 대하여 공부하도록 한다.2. Theory(Pre Report)1. Design a 4-bit adder using two 2-bit ... VHDL codeslibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC

리포트 | 16페이지 | 2,000원 | 등록일 2008.09.28

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VHDL을 이용한 디지털 시계 설계

에는 지정된 이진코드가 있으며 그 관계는 다음의 표와 같습니다. 2. VHDL 코딩에 있어서 설계해야 할 부분은 우선 입력 4bit에 따라서 출력 7bit를 어떠한 방식으로 할당할 것인가 ... 1. Introduction VHDL(VHSIC Hardware Description Language)을 이용하여 디지털 시계를 설계하기 위한 첫 번째 수행 단계로써 7 ... -SEGMENT의 동작원리에 대해서 이해하고 VHDL을 이용한 7-SEGMENT 제어 방법을 익히는 것이 이번 실습의 목표입니다. 이 실습 과제를 통하여서 7-SEGMENT의 동작원리

리포트 | 25페이지 | 3,000원 | 등록일 2009.02.09

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[디지털회로]VHDL을 통한 자판기 구현 PPT

도3 VHDL 코드 설계library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ... _vector(6 downto 0); begin3 VHDL 코드 설계case cnt is when 0 = seg_decode := 0111111 ; when 1 = seg_decode ... _decode := 0000000 ; end case; return(seg_decode); end dis_seg;3 VHDL 코드 설계type states is (start, coffee

리포트 | 18페이지 | 3,000원 | 등록일 2008.12.15

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플립플롭및레지스터결과보고서

② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -? 인코더의 VHDL 설정① D, E를 INPUT, Q를 OUTPUT설정② PROCESS ... 다.② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -? 인코더의 VHDL 설정① S, R clk를 INPUT, Q를 OUTPUT설정② PROCESS ... 부르고, D입력을 갖는 것을 D플립플롭이라 한다.② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -? 인코더의 VHDL 설정① D, clk

리포트 | 14페이지 | 1,500원 | 등록일 2009.05.25

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논리회로설계실험 스텝모터 제어기의 설계

1.VHDL 코드library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic

리포트 | 6페이지 | 3,000원 | 등록일 2010.12.22

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기본 GATE설계 결과보고서

(AND 게이트)- 실험 방법 및 내용 설명 -? 실험순서① AND 게이트 동작을 VHDL로 기술② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 ... 방법 및 내용 설명 -? 실험순서① NOT게이트 동작을 VHDL로 기술② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -? NOT 게이트 설정 ... 을 VHDL로 기술② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -? NAND 게이트 설정①A와 B는 in, Y는 out으로 설정②A값과 B값

리포트 | 19페이지 | 1,000원 | 등록일 2009.05.03

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디지털 시스템 설계 9장 연습문제(일부)

Example 9.7.P9.21 simulate and test the datapath for Example 9.7P9.22 Write the VHDL code for the ... xxxx3w = w-2x0100001104x = x+2x0010000115y = y+1x0001010016z = z-10100001100VHDL coding⇒ or_8.vhd ... code for the general datapath shown in figure 9.27.p9_5mux.vhdp9_5alu.vhdp9_5rf.vhdp9_5buf.vhdp9_5

리포트 | 7페이지 | 3,500원 | 등록일 2007.06.11

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한화 자소서

시스템 언어인 VHDL을 활용한 Digital Watch, Code vision으로 코딩하여 완성한 자동 커튼 제어 시스템까지, 다양한 프로젝트를 완성해 왔습니다.제3의 언어 능력이 ... 야 말로 어학실력 못지않게 중요하다고 생각합니다. 전 영어를 원어민처럼 잘하진 못하지만, C, C++, VHDL 등, 어떠한 새로운 언어를 접하더라도 금새 익숙해지고, 원하는 결과 ... 고, C언어 기반의 코드 비젼 툴을 자유자재로 사용할 수 있는 능력을 길렀습니다. 또한, 서보 모터 제어를 위한 PWM을 출력시키는 방법은 ISP케이블 회사까지 찾아가며 자문

자기소개서 | 2페이지 | 3,000원 | 등록일 2011.04.04

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[토끼] BCD to EX-3 code converter (sequential circuit)

1.TitleBCD to EX-3 code converter (sequential circuit)2.Name3.AbstractBCD-EX3 Final Term Project본 ... 실습에서는 BCD 를 Excess-3 code로 변환하는 순차회로를 설계하는 실습으로, 하드웨어를 HDL 로 기술하여 simulation 으로 검증하고 FPGA에 구현한다. 입력

리포트 | 7페이지 | 5,000원 | 등록일 2011.04.10 | 수정일 2020.07.10

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[11주차] LCD

Generator RAM(CGRAM)에 대한 Address 정보를 저장하는 쓰기만 가능한 Register이다.▣ Clear 및 커서의 이동에 대한 명령코드를 가지고 있다.(2) Data ... , CGRAM의 주소를 지정할 때 사용한다.▣ 데이터를 쓰면 AC는 자동적으로 +1 이나 -1을 수행한다.2. Sources & Result. VHDL Source--------------

리포트 | 10페이지 | 2,000원 | 등록일 2012.06.30

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메모리(ROM,RAM)설계결과보고서

의 Integer로의 변환요구② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -?ROM의 VHDL 설정① addr, c_e, o_e 를 INPUT ... 으로 시뮬레이션- 주요부분 코드 설명 -?8비트 ROM의 VHDL 설정① addr, c_e, o_e 를 INPUT, data를 OUTPUT설정② CONSTANT 지정③ PROCESS 선언 ... ③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -? RAM(Random-access memory)의 VHDL 설정① addr, ce, rd, we 를 INPUT, data를 OUTPUT

리포트 | 13페이지 | 1,500원 | 등록일 2009.05.25

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Logics를 이용한 논리회로 설계보고서

: 코드변환기9. 설계 8: 플립플롭10. 설계 9: 비동기식 카운터11. 설계 10: 동기식 카운터12. 결론1. 시뮬레이터 요약▷ 프로그램 : Logic Works 5▷ 제공 ... 하는 소자- 입출력 및 전원 관련 소자- 조합회로- 스파이스(Spice)회로- 아날로그 소자- VHDL(VHSIC Hardware Description Language)- 디지털 ... 어서 시뮬레이션 도중에 쉽게 디버그할 수 있다.- VHDL도 가능하다- 자신만의 라이브러리를 구성할 수 있다.- 다른 툴에 비해 사용하기 간단하다.- 기능이 강력하다- 단시간에 익힐 수 있다

리포트 | 71페이지 | 6,000원 | 등록일 2011.04.24

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영문자를 나타내는 7-segment 디코더

0 1 1◆ VHDL 코드------------------------------------------------------------------------------- Entity ... ---- DESCRIPTION: This code is for decoding radix 8-- A small letter alphabet to show it on 7 s

리포트 | 4페이지 | 2,000원 | 등록일 2007.12.01

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vhdl을 이용한 디지털 시계.(연습문제 풀이. Digital systems : principles and applications)

로 젝 트 제 목 / 목 표-3-■설계 방향/필요성-3-■프로젝트진행계획-4-■VHDL코드/시뮬레이션-5-■연습문제 풀이-10-■결과 및 고찰-13-■ 제 목 : VHDL을 이용 ... 한 디지털시계 제작.■ 목 표● VHDL을 이용 동기식 카운터를 이용한 디지털 시계를 설계.● VHDL의 코드를 이해하고 다루는 법을 익힌다.■ 설계 방향.VHDL을 이용한 설계로 시 ... VHDL을 이용한 디지털시계 설계/연습문제풀이CHR3조장 :32042085박 제 우32001756임 정 근32032130이 윤 재32032164정 우 현목 차■목 차-2-■프

리포트 | 13페이지 | 2,500원 | 등록일 2008.02.20

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4비트 전가산기 감산기 설계

은 많이 해보았지만 , 컴포넌트를 사용하여 구조적 VHDL 코드를 작성하는 방식은 처음이었기에 조금은 어려움이 있었다 . 컴포넌트를 선언하는 형식이 익숙치 않았으며 , 특히 ... 1 장 . 설계 ( 실험 ) 배경 및 목표 VHDL 을 이용한 4bit 전가산기 설계 - 설계방법 : Behavioral Modeling - 시뮬레이션 방법 : Test ... (Full Adder)4 장 . 설계 ( 실험 ) 결과 4 bit 전가산기 (Full Adder) 의 Behavioral Module Modeling  코드의 사용은 이론에서 설명

리포트 | 22페이지 | 2,000원 | 등록일 2010.09.09

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VHDL Digital Alarm Clock 디지털 알람 시계

digclock.vhdLibrary IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity digclock isport( CLK :in std_logic;RST :in std_logic;SET :..

리포트 | 17페이지 | 5,000원 | 등록일 2011.06.14

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Ping-pong(핑퐁) Machine 설계코드및 분석

할 수 있으며 10점을 먼저 획득하는 사람이 game을 이김으로써 종료된다. 이러한 조건들을 모두 만족하는 VHDL module source coding(entity name ... 사람의 점수 즉, 두 개의 digit 만을 이용하였다.이와 같이 VHDL module source coding을 완성하였고, synthesize를 통하여 오류의 검출 및 수정을 하 ... 하기 위해 entity-name은 ping_pong, architecture-name은 Behavioral로 지정한 VHDL module source code를 작성

리포트 | 14페이지 | 2,000원 | 등록일 2007.11.16

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