"VHDL code"의 검색결과 입니다.

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vhdl fpga 프로젝트 ALU VHDL 7segment VHDL 자판기

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"VHDL code" 검색결과 241-260 / 528건

06 논리회로설계실험 결과보고서(순차회로)

를 설계해본다.2. 실험 결과실험 1. JK 플립플롭 VHDL 코딩(1) JK FF 진리표JKQ(T+1)00Q(t)01010111Q’(t)(2) 설계 내용1) 소스 코드2) 테스트 벤치 ... 논리회로설계 실험 결과보고서 #6실험 6. 순차회로 설계1. 실험 목표JK 플립플롭을 VHDL을 이용해 설계해본다.레지스터에 대해 이해하고 VHDL을 이용해 시프트 레지스터 ... 3) Wave Form4) 결과 분석VHDL을 이용하여 JK 플립플롭을 설계하였다. JK 플립플롭은 입력 J와 K 에 따라 동작이 달라지는데 이를 위해 동작적 구문의 if

리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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순차회로 설계 - 카운터 결과보고서

. 또 클럭 분주기의 기능을 이해하고 VHDL 코딩의 시뮬레이션에 활용한다.2. 실험 결과- 실험 1. 4비트 비동기식 업카운터 설계(1) 소스 코드- 변수 Y에 2진법으로 0~9 ... 회로설계 실험 결과보고서 #8실험 8. 순차회로 설계 - 카운터1. 실험 목표- 카운터의 종류와 각각의 기능에 대해서 이해를 하고, 이해한 내용을 바탕으로 VHDL 코딩 실습을 한다 ... 까지 오름차순으로 값이 카운팅되면 해당하는 수를 1개의 7 segment로 출력하는 카운터이다.- 업카운터의 기본 주파수를 2Hz로 설정하고 VHDL 모듈을 코딩하였다.- RoV

리포트 | 6페이지 | 1,000원 | 등록일 2014.07.25

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03 논리회로설계실험 결과보고서(병렬가산기)

계산이 200ns동안 유지되는 이유는 테스트벤치에서 ‘wait for 100ns’ 구문 때문이다.실험 1. 10비트 병렬 가산기를 설계하시오(2) VHDL 코딩1) 소스코드2 ... ) 테스트 벤치 코드3) Wave Form4) 결과 분석이번엔 VHDL을 이용하여 병렬 가산기를 설계하였다. 매우 간단하게 설계가 되었는데,SUM ... 가산기3) 테스트 벤치 코드4) Wave Form5) 결과 분석8비트 병렬 가산기를 schematic & 모듈화 방식을 사용하여 설계하였다. 먼저 Full Adder를 sc

리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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01 논리회로설계실험 결과보고서(And, or gate)

논리회로설계 실험 결과보고서 #1실험 1. 기본게이트 설계1. 실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링 ... F*************) 소스 코드동작적 모델링자료 흐름 모델링3) 테스트 벤치 코드4) Wave Form(1) 동작적 모델링 결과(2) 자료 흐름 모델링 결과5) 결과 분석 ... 는 것을 확인 할 수 있다.(2) OR GATE1) 진리표입력 X입력 Y출력 F0000111011112) 소스 코드동작적 모델링자료 흐름 모델링3) 테스트 벤치 코드4) Wave

리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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07 논리회로설계실험 결과보고서(RoV)

) 소스 코드2) 결과3) 결과 분석장치에 부착된 스위치를 통해 led를 점등시키기 위해 vhdl을 이용해 설계하였다. case 문을 이용하여 스위치를 뜻하는 입력 SW 값에 따라 ... 논리회로설계 실험 결과보고서 #7실험 7. RoV Lab7000 사용법1. 실험 목표RoV-Lab7000이 목표에 맞게 동작하도록 VHDL을 이용하여 설계한다.led와 7 s ... 입력에 따라 led 점등이 되는 것을 확인 할 수 있다.실험 2. 7 segment에 HELLO 출력1) 소스코드2) 결과3) 결과 분석if문에서 입력 digit_con의 각 자리

리포트 | 8페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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쿼터스 프로그램을 이용한 VHDL 실습(결과 포함)

실험 목적 : 쿼터스 프로그램을 이용한 VHDL 설계 결과와 스케메틱 설계 결과를 비교하고, 쿼터스 프로그램이 익숙해지도록 하기 위함차 례P r o j e c t 생 성D e s

리포트 | 7페이지 | 2,000원 | 등록일 2015.05.30

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VHDL을 이용한 VGA Pattern Generator 설계

다.⑵ VHDL먼저 VGA_State1의 소자의 코드이다.라이브러리와 입출력포트를 지정해주고21줄~23줄 내부변수를 선언해준다.26~33줄 2분주코드를 나타낸다.35~52줄 800x ... VHDL 및 실습ReportVGA Pattern Generator제출일2013년 5월 19일최종기한2013년 5월 20일담당교수최 종 성 교수님학과전 자 공 학 과학번 ... 2009144029이름우 경 제1. 실습명 : VGA Pattern Generator2. 실습목표 :① 3색 세로줄 패턴을 VHDL로 설계 및 DE2동작확인하기② 3색 본인이름을 VHDL

리포트 | 16페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06_Pre

Simulation Result를 확인하면, clk1 or clk2가 발생할 때마다 output a or b가 변하는 것을 볼 수 있다. 따라서 코드를 넣고 하드웨어를 동작시키면 bus ... _in의 값을 q[3]에 넣어주는 것이다. 따라서 하드웨어에 코드를 넣고 동작시킨다면, bus switch 2를 올린 상태에서 button switch 1을 누를 때 ... , Register and SIPO, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.Flip-flop, Wikipedia.

리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

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VHDL를 이용한 Digital Clock의 설계

해준다.INCREASE의 코드 표현은 만약 상승에지에서 SET값이 1이라면 해당하는 State의 Inc값을 1로 바꿔주고 바로 다음 하강에지에서 Inc값을 INCREASE에 할당해주 ... Diagram을 보고 case문을 사용하여 하나하나씩 차례대로 코딩한다.3. Sources & Results1) VHDL Sourcelibrary IEEE;use IEEE.STD

리포트 | 34페이지 | 10,000원 | 등록일 2010.06.24

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반도체별 동향

또는 코드를 ISP(IP Service Provider)를 통해 도입하고 설계자는 이를 자신의 설계에 포함하고, 일부 특화된 기능만을 코딩하는 수고만으로도 복잡한 기능의 시스템 ... 으로 승인. 2009 년 IEEE1364(Verilog)와 통합Accellera반도체설계VHDL(IEEE1076)- 하드웨어 기술언어인 VHDL 에 관한 표준 정의VIVerilog

리포트 | 20페이지 | 3,000원 | 등록일 2018.05.30

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결과보고서 #8

목표순차회로에 대한 기본개념을 이해하고 조합회로와의 차이점을 이해할 수 있다. 또한 순차회로 중레지스터에 대해 이해하고 많은 기능들이 있는 범용 레지스터를 VHDL을 이용해 설계 ... 이동이 수행된다.10왼쪽 자리 이동이 수행된다.11병렬 입력이 수행된다.2) 소스 코드3) 테스트 벤치 코드4) Wave Form5) 결과 분석? 소스코드-> 레지스터 내부에서 직렬 ... 음으로 riging clock에서 동작을 하는 코드와 동작을 수행할 때 S값에 따라 선택된 동작을 수행 할 수 있도록 if 문으로 나눠 각각의 상황에 따라 지정된 동작을 수행

리포트 | 5페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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4-bit Right Shift Register

bit shift register의 동작원리와 기능을 이해한다. vhdl code안에서 process문과 if문이 어떻게 쓰이는지도 알아본다. ISE프로그램을 이용하여 4 bit ... register이므로 데이터를 오른쪽 방향으로 쉬프트 하는 vhdl 코드를 설계한다.② Describe how do you solve the problem.4bit right shift 이 ... begin~end모든 vdhl코드들은 위와 같은 구조를 갖는다. entity의 port안에는 모듈의 input과 output을 type과 함께 선언한다. architecture에는 실행

리포트 | 9페이지 | 1,500원 | 등록일 2011.06.06

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VHDL를 이용한 FSM 설계 및 키트 사용법

의 예로 “7”같은 경우는 “11100000”으로 표현해주면 된다- 7-Segment의 code가 완성되면 각 segment에 맞는 pin값을 설정해 주어야 한다.옆에 표와 값 ... : out STD_LOGIC_VECTOR (2 downto 0));end bin_gray_cnt;( VHDL Modual - File name : "bin_gray_cnt

리포트 | 13페이지 | 1,000원 | 등록일 2010.05.27

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결과보고서 #5

목표멀티플렉서와 산술 논리 연산 장치의 기본개념에 대해 이해한다. 이것들을 VHDL의 Subprogram 문법인 function과 procedure를 이용해 설계할 수 있 ... 110Y = A xor BXOR111Y = not ANOT2) 소스 코드3) 테스트 벤치 코드4) Wave Form5) 결과 분석- 8가지 기능을 가진 ALU를 case문을 사용 ... 1) 기능표S _{1}S _{0}논리식사용00Y = A + B함수01Y = A - B프로시져10Y = B - A프로시져11Y = "-----"·2) 소스 코드3) 테스트 벤치 코드

리포트 | 7페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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VHDL STOPWATCH 설계보고서, QUARTUS STOPWATCH 설계보고서

VHDL 이용한 STOPWATCH 설계 과제1.설계 목적-VHDL사용법과 VHDL의 코드구조인 계층구조를 익히고 설계해본다.2.설계과정≪ VHDL 소스코드를 계층 구조로 표현하기 ... 위한 블록도 구상도 ≫VHDL 코드는 1개의 TOP모델과 3개의 SUB모델 1개의 테스트벤치 총 5개의 파일로 구성되어 있습니다.1 TOPMODEL : stopwatch2

리포트 | 16페이지 | 5,000원 | 등록일 2014.02.28

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[7주차] FSM

가 적어질 수 있는 Moore Machine을 사용할 예정이다.가. Grey Code0) What is the Grey code?일반적으로 우리가 사용하는 2진수 표현법은 LSB가 1 ... ode이다. Grey code로의 변환, 혹은 binary code로의 변환은 강의노트 21page를 보면 상세하게 나와 있으며 4bit의 이진수에 대한 binary code ... 와 grey code는 아래와 같다.DecimalBinary codeGrey codeGrey(3bit)000000

리포트 | 9페이지 | 2,000원 | 등록일 2012.06.30

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02 논리회로설계실험 결과보고서(전,반가산기)

논리회로설계 실험 결과보고서 #2실험 2. 반가산기와 전가산기 설계1. 실험 목표VHDL을 이용하여 반가산기와 전가산기를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 ... ) 진리표, 논리식입 력출 력AB합(S)자리올림(C)*************101표1. 반가산기의 진리표반가산기 논리식S = A'B + AB' = ABC = AB2) 소스코드동작 ... 적 모델링자료 흐름 모델링3) 테스트 벤치 코드4) Wave Form(1) 동작적 모델링 결과(2) 자료 흐름 모델링 결과5) 결과 분석if 문을 이용, 두 입력중 하나의 입력이 1일

리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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[디지털시스템][VHDL] clock-MODE-GEN 설계

Init-state를 S0, 시간 모드의 시간 증가가 S1, 날짜 모드의 초기 상태가 S3라고 하면 아래와 같이 coding하면 된다.when 0 => if((SW1 & SW2) = "01") then Next_State ... machine에 대한 이해가 필요하다. 그리고 추가로 주어진 INCREASE Generator를 설계하기 위해 이 회로의 작동에 대한 이해가 필요하다. 그리고 전체 회로를 VHDL

리포트 | 10페이지 | 2,500원 | 등록일 2014.05.07

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HDL설계과제

하는 VHDL 코드를 보이고, 테스 트벤치와 시뮬레이션 결과를 보이시오.-VHDL 코드-entity hw1 is Port ( a : in STD_LOGIC_VECTOR (3

리포트 | 2페이지 | 1,500원 | 등록일 2010.06.24

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한화 테크윈 합격 자소서

에서는 VHDL의 기초 문법과 그 문법을 활용하는 방법을 주로 배우는 수업 이였습니다. 학기 마지막에 실시한 이 프로젝트는 수업에서 배운 문법을 이용하여 전자시계를 VHDL 프로그램 ... 코딩으로 구현 하는 것 이였습니다. 항상 차고 다니던 전자시계가 코드로 만들 때는 정말 손이 많이 간다는 것을 알았습니다. 그리고 팀원들과 함께 전자시계에 들어가는 코딩을 했 ... 코드를 완성 시켰습니다. 논리회로설계실험을 수강하면서 복습, 예습을 열심히 해서 중간, 기말 시험, 프로젝트를 통합하여 반에서 1등을 하게 되었습니다.4. 제 인생의 롤모델

자기소개서 | 2페이지 | 3,000원 | 등록일 2016.11.04

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