"VHDL code"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

vhdl fpga 프로젝트 ALU VHDL 7segment VHDL 자판기

판매자 표지는 다운로드시 포함되지 않습니다.

"VHDL code" 검색결과 141-160 / 528건

BCD가산기 설계

일 자2016.05.15조10조학 번200911758이 름조성문제 목BCD 가산기의 설계□ 실습 내용입력된 값들을 정렬하여 정렬된 순서를 출력으로 나타낸다.□ VHDL 코드

리포트 | 3페이지 | 1,000원 | 등록일 2017.07.18

다운로드 장바구니
충북대 2020년 디지털공학 중간고사

를 BCD(binary coded decimal) 로 표현하세요.2. A=10110, B=01101 일때 2’s complement를 사용하여 A-B 를 구하시오.3. 의 논리회로를 그리 ... 시오.7. 3번문제 논리함수 f를 VHDL 의 entity 문을 기술하시오.8. 7번에 이어서 behavioral architecture 문을 기술하시오.

시험자료 | 1페이지 | 1,500원 | 등록일 2020.05.04

다운로드 장바구니
판매자 표지

VHDL을 이용한 설계-7 segment

해야 한다. 테스트 벤치 또한 일반적인 VHDL 코드와 같은 구성을 가진다. 필요한 신호를 정의하기 위해 라이브러리를 선언하고, 시뮬레이션하기 위한 코드이므로 entity의 port ... [Project 1] VHDL을 이용한 설계1. 개요▣ Clk의 High 신호에 자신의 학번이 출력되게 하라.- 학번: 2007200962. 설계ClkabcdefgDisplay0 ... 때에는 segment가 동작하지 않아야 하므로 모든 bit에 ‘0’을 할당한다.⑤ Testbench - 설계한 코드를 시뮬레이션하여 동작을 검증하기 위해 테스트 벤치를 작성

리포트 | 4페이지 | 1,000원 | 등록일 2012.07.12

다운로드 장바구니
판매자 표지

디지털공학실험 09. UPDOWNCounter 결과

< UP_DOWN Counter 순차회로 결과보고서 >VHDL 코드[ Counter VHDL Module Code ]library IEEE;use IEEE.STD_LOGIC ... following library declaration if instantiating-- any Xilinx primitives in this code.--library UNISIM;--use

리포트 | 5페이지 | 1,000원 | 등록일 2017.06.29

다운로드 장바구니
판매자 표지

디지털공학실험 09. ROM,RAM 결과

< ROM, RAM 순차회로 결과보고서 >VHDL 코드[ ROM VHDL Module Code ]library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ... - Uncomment the following library declaration if instantiating-- any Xilinx primitives in this code.-

리포트 | 12페이지 | 1,000원 | 등록일 2017.06.29

다운로드 장바구니
서울시립대학교 전자전기컴퓨터설계실험2 제11주 Lab10 Post

ource code기존의 bus switch를 올리면 calib_flag에 1이 입력되어 digital watch의 시간을 수정할 수 있는 코드에서, 위와 같은 switch에 해당 ... 면 일반 count up digital watch mode로 돌아간다.위의 source code를 제외한 source code와 pin assignment를 위한 코드는 Pre_lab ... 함을 확인할 수 있다.ResultsDigital WatchSource Codemodified source code전체적인 source code에서 위의 부분을 제외한 다른 부분

리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

다운로드 장바구니
서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 결과 보고서

arithmetic comparator를 VHDL로 구현VHDL 코드 및 시뮬레이션 결과는 다음과 같다.[그림 9][그림 10]이때, 실험 1)과 마찬가지로 a2~a0는 DIP ... ], LED[2]을 통해 확인하였다. A=011일 때 B값의 변화에 따른 실험 결과는 [표 1]과 같다.4-B) 1-bit full-adder를 VHDL로 구현VHDL코드 및 ... 로 구현VHDL코드 및 시뮬레이션 결과는 다음과 같다.[그림 13][그림 14]이때, 실험 3)과 마찬가지로 x2~x0는 DIP_SW[2] ~ DIP_SW[0]로, y2~y0

리포트 | 8페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

다운로드 장바구니
판매자 표지

VDHL을 이용한 디지털시계 설계 소스코드 (추가 기능 없음)

Library ieee;Use ieee.std_logic_1164.all;Entity clock isport(clk : in std_logic; -- 20MHz seg_com : buffer std_logic_vector(3 downto 0); seg_data : bu..

리포트 | 3페이지 | 1,000원 | 등록일 2016.02.07 | 수정일 2016.02.12

다운로드 장바구니
VHDL 설계 실습 보고서 (전감산기 설계)

를 설계하여 시뮬레이션한 결과는 위 진리표에서의 값과 같게 나오는 것을 확인 할 수 있었다.전감산기의VHDL 설계1. 전감산기를 VHDL로 설계하고 아래에 VHDL 코드를 작성하시오 ... VHDL 설계 실습 보고서 VHDL Lab_01일 시학 번이 름제 목전감산기 설계실습 목적전감산기는 한 자리 2진수 뺄셈을 할 때 전가산기에서 더한 결과 캐리가 발생하는 것 ... 과는 반대로 아래 자리에서 발생하는 빌림수를 고려해야 한다. 또한 결과는 감산한 결과와 위에서 빌림수를 나타내야 한다. 전감산기를 설계하는 과정을 통해 조합논리회로를 VHDL로 설계

리포트 | 3페이지 | 1,000원 | 등록일 2020.05.29

다운로드 장바구니
디시설 - 기본적인 디지털 논리회로 설계

화된 논리식을 HDL로 코딩하라. 이때 다음과 같이 Verilog 또는 VHDL 템플릿에 따라 설계한다.3. 설계한 HDL 코드를 컴파일하고 시뮬레이션한 결과를 Schematic ... 으로 설계했을 때와 비교하 라.- 2번에서 설계한 VHDL 코드를 컴파일하고 Vector Waveform File로 시뮬레이션한 결과- vwf 시뮬레이션 전에 Assignments ... 를 수강하여 프로그래밍언어에 대한 지식을 가지고 있는 상태에서 처음 QuartusⅡ 프로그램을 접하고 VHDL로 코드를 짜기 전까지는 일반적인 소프트웨어 프로그래밍과 VHDL 코드

리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

다운로드 장바구니
디시설 - 수 정렬회로 설계

에 대해 배워 본다.실습 내용실습 결과크기비교기VHDL코드- 코드해석 :package를 선언함으로써 사용자 함수나 사용자 데이터 타입을 선언할 수 있으며, VHDL에서는 subtype ... 있는 관계 연산자는 ‘=’, ‘/=’, ‘=’ 이 있으며 피연산자는 모든 데이터형이 가능하지만 연산 결과는 부울형으로 출력된다.크기 비교기결과- VHDL 코드를 작성하면서 설정 ... 코드를 정상적으로 작성하였다는 것을 알 수 있다.수 정렬회로VHDL- 코드해석 : 1~6행에서 입력과 출력 범위를 정하기 위해, package에 입력 데이터의 비트 수와 입력

리포트 | 7페이지 | 1,000원 | 등록일 2019.07.20

다운로드 장바구니
디시설 - 전가산기, 전감산기 설계

한다. 또한 이 실습을 통해서는 if~then~elsif~end if(VHDL) 형식과 다양한 방법으로 전가산기를 설계하는 법을 배울 수 있다.실습 내용실습 결과전가산기VHDL코드 ... 고, 컴파일러가 간소화하므로 설계 시간을 줄일 수 있으며 설계 과정에서 발생할 수 있는 오류도 그만큼 줄일 수 있다는 장점이 있다. 하지만 단순히 진리표를 VHDL 코드로 표현한다고 해도 ... 대입한다. 즉 k의 각 비트는 각각 x, y, z의 값을 할당받는다.process 문process는 동작 모델링에서 순차 기술문을 제공하기 위한 기본 구조체이다. VHDL 코드

리포트 | 9페이지 | 1,000원 | 등록일 2019.07.20

다운로드 장바구니
디지털 시스템 (VHDL Half Adder, Full Adder, 로직과 VHDL로 설계) 인터비전 report

Report?ALTERA QUARTUS를 이용한 Logic Circuit(Schematic, VHDL coding) -기말-분반Professor학번제출일 2010년 12월 일 ... 2진 짝수 업 카운터 설계(파형)11월 3일Master-Slave FF (회로도)Master-Slave FF (파형)3초과 code (회로도)3초과 code (회로도)11월 10일 ... Half adder (VHDL) C언어로 codingHalf adder (VHDL) 회로도Half adder (VHDL) 파형11월 17일Half adder 동작적 모델 (VHDL

리포트 | 9페이지 | 1,000원 | 등록일 2012.12.28

다운로드 장바구니
서울시립대 전자전기설계2(전전설2) 3주차 사전보고서

2019년 전자전기컴퓨터설계실험23주차 사전보고서1. Verilog HDL과 VHDL의 장단점Verilog HDL : C를 기반으로 하는 언어, 대소문자를 구분함, 전자시스템 ... 을 모델링하는데 사용되는 언어, VHDL보다 약한 형식, 패키지 개념이 없이 VHDL보다 간단한 데이터 유형으로 프로그래밍. 소프트웨어 프로그래밍 언어의 라이브러리 관리가 부족 ... 하여 프로그래머가 컴파일하는 동안 호출되는 별도의 파일에 필요한 모듈을 넣는 것을 허용하지 않음.VHDL : Pascal과 Ada를 기반으로 하는 언어, 대소문자를 구분하지 않음, 현장

리포트 | 8페이지 | 1,500원 | 등록일 2019.10.13

다운로드 장바구니
디시설 - 패리티 발생기, 검사기 설계

.실습 내용실습 결과패리티 발생기 VHDL 코드- 코드 주요 내용generic : generic은 파라미터의 값을 결정할 수 있게 하며, 쉽게 수정할 수 있으므로 설계를 쉽게 변경 ... 은 입력 데이터의 비트 수 n에 8을 할당함으로써, VHDL 코드의 나머지 부분에서 n이 8이라는 것을 알려 준다.function : 13행부터 보면 function 구문에서 함수명 ... ’, 짝수이면 ‘0’이 나오게 함으로써 짝수패리티 발생기를 정상적으로 구현하였고, 동작을 확인하였다.패리티 검사기 VHDL 코드- 코드 주요 내용Procedure

리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

다운로드 장바구니
디시설 - 멀티플렉서, 디멀티플렉서 설계

하고 VHDL 코드를 작성하여 설계한다.실습 내용실습 결과MUX1. 멀티플렉서(MUX: MUltiplexer)란?: 멀티플렉서는 다중화기이며 스위치의 일종으로 데이터 선택기(Data ... 하기 위해 디지털시스템에서 자주 사용된다.[표 3-1] 멀티플렉서의 진리표S_{ 1}S_{ 0}Y00I_{ 0}01I_{ 1}10I_{ 2}11I_{ 3}2. VHDL 코드 분석 ... 하나. 이것은 Verilog나 VHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이다. 따라서 이번 실습에서는 멀티플렉서와 디멀티플렉서의 동작을 이해

리포트 | 7페이지 | 1,000원 | 등록일 2019.07.20

다운로드 장바구니
VHDL을 이용한 세계시계 구현

에 출력된다.2. VHDL코드에서 segment파일은 display블록에서 사용하는 함수들을 모아놓은 것이기 때문에 블록 다이어그램에서는 생략하였다.VHDL Code for Each

리포트 | 16페이지 | 4,000원 | 등록일 2012.05.18

다운로드 장바구니
디시설 - 7-세그먼트 디코더 설계

을 알고, FPGA kit와 연결하여 직접 출력하도록 한다.VHDL 코드- VHDL 코드 주요 동작부분 해석① 18행의 rising_edge(clk)는 클럭의 상승 에지가 발생

리포트 | 7페이지 | 1,000원 | 등록일 2019.07.20

다운로드 장바구니
서울시립대학교 전자전기컴퓨터설계실험2 제10주 Lab09 Post

가 shift되므로, 1초에 한 번 display가 오른쪽으로 shift된다.위의 source code를 제외한 LCD 출력을 위한 설정을 하는 source code와 pin ... 를 array로 define 해 둔다면, 필요할 때마다 호출하여 readability가 뛰어나고 reusable한 source code를 작성할 수 있을 것이다.LCD를 Display하기 ... 으로 넣어준다면 readability를 높이고, reusable한 source code가 될 것이다.ConclusionVerilog HDL을 이용하여 LCD가 정상 작동함을 확인

리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

다운로드 장바구니
아주대학교 논리회로 HDL프로젝트 100점만점보고서 상세설명 + CODE포함

ode에 표기됨) 사실 이 부분은 불필요한 부분이므로 제거 하려 했으나, coding 하면서 output이 ‘U’로 Error가 났었는데 이 부분 덕분에 어떤 문제인지 바로 ... 프로젝트를 끝낸다.[Source code]library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.std_logic_arith.all;- ... Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity source isport

리포트 | 15페이지 | 2,500원 | 등록일 2016.07.09 | 수정일 2016.07.11

다운로드 장바구니

이전10개 3 4 5 6 789 10 11 12 다음10개

파워링크

신청하기