"VHDL code"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

vhdl fpga 프로젝트 ALU VHDL 7segment VHDL 자판기

판매자 표지는 다운로드시 포함되지 않습니다.

"VHDL code" 검색결과 101-120 / 528건

2023상반기 DN솔루션즈 최종합격 자소서(+면접후기)

하고 싶습니다.지원 직무와 관련하여 본인이 지금까지 준비한 사항과 보유하고 있는 경험을 기술하세요.1) 디지털 시스템 설계 A+VHDL을 이용해 디지털시계 entity와 내부 아키텍처 ... 터넷 강의와 서적을 통해 학습하고, 50개 이상의 예시 코드를 작성하며 알고리즘을 익혔습니다.마지막으로, 끈기를 가지고 문제를 해결했습니다. 1차적으로 제작한 앱이 아두이노 ... 에서 전송한 값을 수신하지 못하는 문제가 발생했습니다. 몇 번의 시도에도 문제가 해결되지 않아 이틀 동안 아두이노 설계 담당 팀원과 함께 작성한 코드와 회로의 동작을 모두 점검했고, 전역

자기소개서 | 4페이지 | 5,000원 | 등록일 2023.07.12 | 수정일 2023.08.26

다운로드 장바구니
디멀티플렉서 설계 결과보고서

디지털시스템 설계 실습 5주차 결과보고서학과전자공학과학년3학번성명※디멀티플렉서 설계다음 블록도, 진리표와 같이 동작하는 디멀티플렉서를 설계하라. 이때, when~else 또는 case~when 형식을 사용해 두가지 방법으로 설계한다.[디멀티플렉서의 블록도]S0S1출력0..

리포트 | 3페이지 | 1,000원 | 등록일 2021.04.16

다운로드 장바구니
순차논리회로설계 결과레포트

, VHDL로 설계하는 과정을 공부한다.· 설계된 순차논리 회로를 시뮬레이션으로 설계를 검증하고 실습키트에 동작을 확인한다.[이론내용]▣ 순차논리회로와 상태도▷ 상태도 (FSM ... 의표]· 순차논리 회로를 설계하기 위해 FSM도(상태도)를 작성하고, Verilog, VHDL로 설계하는 과정을 공부한다.· 설계된 순차논리 회로를 시뮬레이션으로 설계를 검증 ... - Verilog, VHDL의 인퍼런스(Inference; 추론, 추정)에 의해 동작을 표현한다.▷ 레지스터 동작 확인 순서- 레지스터는 동기식과 비동기식으로 동작하기 때문에 약간 복잡하다.

리포트 | 10페이지 | 3,000원 | 등록일 2021.06.10 | 수정일 2022.04.18

다운로드 장바구니
가감산기 8bit addsub8 설계 베릴로그

함으로써 overflow여부를 알 수 있게함.테스트밴치 소스코드//---------------------------------------------------------------- ... 소스코드 설명정상적인 출력결과(-128~+127)내는 연산 양수±음수, 양수±양수, 음수±양수, 음수±음수를 차례대로 먼저 검증하고, 그 이후 양수로 벗어난 범위와 음수로 벗어난 ... 취했으며 음수값이라는 것을 알 수 있음.모듈로 불러낸 전가산기 소스코드//----------------------------------------------------------

리포트 | 18페이지 | 2,500원 | 등록일 2021.04.09

다운로드 장바구니
[논리회로설계실험]VHDL을 활용한 Calculator 설계

기능을 그대로 이용하고, 각 버튼마다 실행동작을 지정하여 계산기의 기능을 구현한다. LCD에 값을 표시할 때는, 각자리에 아스키 코드 값을 이용하여, 설정해준다. 각 자리별로 계산값 ... 을 지정해야 하기 때문에, 조건문을 이용하여, 범위마다 나올 계산값을 설정한다.2. 배경이론(Background)1)LCD이전 실습에서와 같이 FPGA의 LCD를 이용한다. 코드 ... 으로 코드를 구성한다. 여기서는 각 모듈별 process의 역할에 대해서 간단히 설명하였다.3-1)data_gen의 process1. process(FPGA_RSTB, CLK)-LCD

리포트 | 17페이지 | 2,000원 | 등록일 2021.06.26

다운로드 장바구니
논리회로설계실험_디코더/엔코더 레포트

를 VHDL에서 동작적 모델링과 자료흐름 모델링으로 설계한 후 시뮬레이션을 통해 확인한다.2. 실험 결과- 실험 1.2x4 디코더를 설계하시오.1) 진리표InputOutputA ... } =A _{1} prime `A _{0}Y _{2} =A _{1} `A _{0} `` prime Y _{3} =A _{1} A _{0}2) 소스 코드동작적 모델링 (if 문 사용 ... }000100001001010010100011Y _{1} =D _{2} +D _{3}Y _{0} =D _{1} +D _{3}2) 소스 코드동작적 모델링 (if 문 사용)동작적 모델링 (case 문

리포트 | 12페이지 | 2,500원 | 등록일 2021.10.09

다운로드 장바구니
23년 상반기 한화파워시스템-전기제어 합격자소서

: 앱 제작 툴을 처음 사용하다보니 스스로 사용법을 익혀야 했습니다. 하루 4시간 이상의 인터넷 강의와 서적을 통해 학습하고, 50개 이상의 예시 코드를 작성하며 알고리즘을 익혔 ... 습니다.협력을 통한 문제 해결: 초기 앱 제작 시, 아두이노에서 전송한 값을 수신하지 못하는 문제가 발생했습니다. 아두이노 설계 담당 팀원과 서로의 코드를 분석하여 전역변수 설정 오류 ... 하여 본인만의 차별화된 경쟁력을 갖추기 위해 평소 노력한 점은 무엇인가요? 구체적인 사례와 경험을 들어 기술하여 주십시오.1) 디지털 시스템 설계 A+VHDL을 이용해 디지털시계

자기소개서 | 4페이지 | 3,000원 | 등록일 2023.07.12

다운로드 장바구니
디지털 논리회로(디논), ModelSim을 이용한 VHDL설계 (4bit full adder, 4비트 전가산기)

디지털 논리회로 [ModelSim을 이용한 VHDL 실습 과제]실습 내용: ModelSim을 이용해 4bit full adder를 설계하고 테스트벤치를 이용해 시뮬레이션 파형 ... 출력의 식을 통해 1bit full adder의 내부를 구현한다.Figure SEQ Figure \* ARABIC 1 1bit fulladder위 코드에서 Sum은 한 줄에 쓰 ... 면 코드가 너무 길어지므로 아키텍처 내에 시그널 ksw_temp를 선언하여 을 할당하였다. (ksw_temp)’= 이므로위와 같이 Sum을 과 ksw_temp로 나타낼 수 있다. 위 식

리포트 | 7페이지 | 3,000원 | 등록일 2020.07.09 | 수정일 2021.10.21

다운로드 장바구니
판매자 표지

multiplexer(멀티플렉서) VHDL 실습보고서

)VHDL Source1-1) 2-1 multiplexer그림6. 2-1multiplexer코드2-1multiplexer 모듈입니다. 2비트의 input을 구성하고, selection ... multiplexer그림 7. 8-1multiplexer 코드8-1multiplexer 모듈입니다. 8비트의 input(mux8_i)을 구성하고, 3비트의 selection 비트(mux8_s ... )Test bench source그림 8. 8-1multiplexer TestBench 코드8-1multiplexer을 기반으로한 Testbench 앞부분(선언부) 입니다. 입니다

리포트 | 12페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

다운로드 장바구니
VHDL_4_counter, sequence detector, 4way traffic light counter, Soda vending machine

코드 설명Counter1~2)라이브러리 선언4~8)플립플롭에 입력될 clock과 reset을 설정, 플립플롭의 출력 Y 설정12~14)설계한 JKFF 컴포넌트 선언16)JKFF ... 존슨 카운터는 다음의 순서를 같는다.StateQ0Q1Q2Q30000011000211003111041111501116001170001000002.소스코드 설명1~3)라이브러리 선언4 ... 변화에 따라 어떻게 되는지 표시하는 방법이다. 동작을 간단하게 모델링 한 것으로 vhdl 구현 시에 behavioral 방식으로 그대로 작성이 가능하다.Sequence

리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.04.04

다운로드 장바구니
2023상반기 LG전자 합격 자소서

와 전압 분배에 대한 이해를 높였습니다. 이는 소자에 대한 이해를 바탕으로 가전제품의 소모전력을 고려해 설계하는 업무와 관련된다고 생각합니다.2) 디지털 시스템 설계 A+VHDL을 이용 ... 을 사용했는데, 처음 사용하는 툴이다 보니 스스로 사용법을 익혀야 했습니다. 하루 4시간가량 인터넷 강의와 서적을 통해 학습하고, 50개 이상의 예시 코드를 작성하며 알고리즘을 익혔 ... 아 이틀 동안 아두이노 설계 담당 팀원과 함께 작성한 코드와 회로의 동작을 모두 점검했고, 전역변수 설정과정에서 오류를 찾아 해결할 수 있었습니다.결과적으로, 목표로 했던 기능(화재

자기소개서 | 4페이지 | 3,000원 | 등록일 2023.07.12

다운로드 장바구니
2023상반기 현대자동차 R&D 합격 자소서

을 통해 학습하고, 50개 이상의 예시 코드를 작성해 알고리즘을 익혔습니다.1차적으로 제작한 앱이 아두이노에서 전송하는 값을 받지 못하는 문제가 발생하였습니다. 아두이노 설계 담당 팀 ... ) 디지털 시스템 설계 A+ : VHDL을 이용해 디지털 시계 entity와 내부 아키텍처 개발을 한 학기 간 수행했습니다. 플리플랍과 같은 내부구조에서 일어나는 타이밍 이슈에 대한

자기소개서 | 3페이지 | 3,000원 | 등록일 2023.07.12

다운로드 장바구니
디지털시스템설계실습 우선순위인코더 결과보고서

해 우선순위 인코더를 Verillog 또는 VHDL로 설계하라. 이때if~else(Verillog) 또는 if~end if(VHDL) 형식을 사용한다.2. 설계된 우선순위 인코더

리포트 | 3페이지 | 1,500원 | 등록일 2021.04.16 | 수정일 2024.01.29

다운로드 장바구니
실시간 혈관내초음파 영상을 위한 후단부 시스템 구현 (Implementation of a backend system for real-time intravascular ultrasound imaging)

비용, 소형화, 경량화가 가능하도록 설계하였다. 구현한 후단부 시스템의 정확도는 FPGA의 출력값과 VHDL (VHSIC Hardware Description Language) 코드 ... Description Language) code. Based on the result of ex-vivo experiment using rabbit artery, the developed ... result computed using a MATLAB program implemented in the same way as the VHDL (VHSIC Hardware

논문 | 8페이지 | 무료 | 등록일 2025.06.01 | 수정일 2025.06.05

다운로드
판매자 표지

LS일렉트릭 HWP(PLC,HMI)직무 합격자소서

을 발전시키기 위해 논리회로실험 설계 프로젝트에서 1위를 달성하겠다는 목표에 도전했습니다. 설계 프로젝트의 주요 목표는 FPGA Kit와 VHDL을 사용한 정수 계산기 설계였 ... 을 최소화하는 해결책을 도출하였습니다. 이를 반영하기 위해 주말에도 팀원과 함께 3,4시간씩 몰두하며 기능에 최적화된 알고리즘을 설계하였습니다. 결국 기존 코드의 15% 이상

자기소개서 | 3페이지 | 3,000원 | 등록일 2023.09.23

다운로드 장바구니
이중화 구조를 이용한 비동기 디지털 시스템의 방사선 고장 극복 (A New Hardening Technique Against Radiation Faults in Asynchronous Digital Circuits Using Double Modular Redundancy)

control scheme is applied to an asynchronous dual ring counter implemented in VHDL code. Asynchronous ... is applied to an asynchronous dual ring counter implemented in VHDL code. 제어·로봇·시스템학회 제어.로봇.시스템학회 논문지 곽성우, 양정민

논문 | 6페이지 | 무료 | 등록일 2025.05.23 | 수정일 2025.05.26

다운로드
Leading one 카운터 설계 결과보고서

연습문제4. [코드 3-42]에서는 배열로 선언된 입력에서의 ‘1’의 개수를 카운트하기 위해 for loop문을 사용했다. 코드에서 다음 부분을 for loop문을 사용하지 않

리포트 | 3페이지 | 1,000원 | 등록일 2021.04.16

다운로드 장바구니
수 정렬회로 설계 결과보고서

디지털시스템 설계 실습 6주차 결과보고서학과전자공학과학년3학번성명※수 정렬회로 설계- 슬라이드 스위치에 두 개의 입력(a,b)- switch(ena)가 0일 경우7-seg에 두 입력 출력- switch가 1일 경우 정렬된 수 출력핀할당실행결과연습문제 5번STD_LOGI..

리포트 | 4페이지 | 1,000원 | 등록일 2021.04.16

다운로드 장바구니
판매자 표지

23년 상반기 현대일렉트릭(전기설계) 합격자소서

왔는지 기술해 주십시오.디지털시스템 설계 수업에서 3개월간 디지털시계 제작 프로젝트를 진행하여 설계점수 100점과 A+ 학점을 취득하였습니다.처음엔 VHDL 언어를 사용 경험이 없 ... 모두 Test bench를 작성하고 시뮬레이션을 통해 동작을 검증하였습니다. 이때 에러가 발생하면 주석과 코드를 보며 에러 원인에 대한 가정을 세우고 이슈 원인을 워드 파일에 정리

자기소개서 | 4페이지 | 3,000원 | 등록일 2023.07.12

다운로드 장바구니
패리티검사기 설계 결과보고서

하면 ‘1’을 출력하는 패리티 검사기를 VHDL로 설계하라.핀 할당2. 설계된 패리티 검사기를 컴파일하고 시뮬레이션하라. 시뮬레이션 입력을 패리티 발생기에서 만든 8비트로 했을 때

리포트 | 3페이지 | 2,000원 | 등록일 2021.04.16 | 수정일 2024.01.29

다운로드 장바구니

이전10개 1 2 3 4 567 8 9 10 다음10개

파워링크

신청하기