"논리회로"의 검색결과 입니다.

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디지털논리회로 verilog 논리회로 vhdl 전전설2 논리회로과제 plc

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"논리회로" 검색결과 1,101-1,120 / 9,527건

아주대 논리회로 VHDL 첫번쨰 과제 자판기

첫 번째 과제는 자판기를 금액으로 표시하는 것으로써, 각 세그먼트 당 8bit 출력으로 만들었고 출력을 결정하는 입력을 4-bit로 표현하였다. 4-bit로 표현했으므로, 0~15까지 값을 결정해줄 수 있는데, 우리가 표현할 숫자는 0~9 까지이므로, 10~15까지는 ..

리포트 | 4페이지 | 4,000원 | 등록일 2014.03.23

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02 논리회로설계실험 결과보고서(전,반가산기)

논리회로설계 실험 결과보고서 #2실험 2. 반가산기와 전가산기 설계1. 실험 목표VHDL을 이용하여 반가산기와 전가산기를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 ... ) Schematic Design1) Design2) Wave Form3) 결과 분석Schematic Design으로 설계하는 방법은 모델링 방식과는 다르게 논리회로를 그려 설계한다. 방법은 다르 ... 적 모델링 방식은 이미 설계된 두 두 논리 회로를 하나로 합쳐 설계하는 방법이다. Half Adder는 두 번 사용하고 OR gate는 한번 사용하여 설계하였다. waveform 결과

리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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[논리회로실험] 실험3. VHDL을 이용한 가산기설계2

과 목 : 논리회로설계실험과 제 명 : 실험3. VHDL을 이용한가산기설계2(CLA)담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.04 ... Adder'를 설계한다. 즉, carry를 따로 계산해서 연산의 속도를 증가시킬 것이다.Design① Describe what your circuit does이번에 설계할 회로 ... 는 'Carry Lookahead Adder'이다. 'Carry Lookahead Adder'는 아래 그림과 같이 구성된다.그림 SEQ 그림 \* ARABIC 1 4bit CLA이 회로는 크

리포트 | 22페이지 | 2,500원 | 등록일 2014.03.22

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[논리회로실험] 실험2. VHDL을 이용한 가산기설계1

과 목 : 논리회로설계실험과 제 명 : 실험2. VHDL을 이용한가산기설계1담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.04.02 ... does이번 회로는 '4bit 전가산기&전감산기'이다. 즉, 1bit 2진수를 3개를 더하는(혹은 빼는) 회로를 4번 반복하는 회로이다.· 1bit 전가산기1bit 2진수 3개를 더 ... 하는 회로이다. 3개의 입력과 2개의 출력으로 구성된다. 3개의 입력에는 x, y, ci(carry in)이 있고, 출력에는 s와 co(carry out)이 있다. 여기서 car

리포트 | 9페이지 | 1,500원 | 등록일 2014.03.22

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조합논리회로와 순차논리회로의 종류 및 특징

조합논리회로와 순차논리회로의 종류 및 특징1. 조합논리회로(1) 조합논리회로의 정의 및 특징조합회로는 입력과 출력을 가진 논리 게이트들의 집합으로서 출력의 값은 입력한 값 0과 ... 는 동시에 입력되는 입력 채널의 상태에 의해서 결정되는 장치이다.1.논리합, 논리곱, 논리부정 등의 기본 논리회로를 조합한 회로2.처리 결과는 0 또는 13.논리 회로들이 모여 컴퓨터 ... 의 한 기능을 담당하는 구성요소가 되고, 이들이 모 여 컴퓨터가 되는 것4.출력 값이 입력 값에 의해서만 결정되는 논리회로(조합회로의 블록도)입 출력 력변 조 합 회 로 변수 n m

리포트 | 6페이지 | 1,000원 | 등록일 2008.03.06 | 수정일 2020.05.06

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[토끼] 기본논리회로 및 부울 대수, 회로의 간소화 및 Exclusive OR 회로

기초 전자 공학 실험2실험날짜:조 :조원:1.Title? 기본 논리 회로 및 부울 대수? 회로의 간소화 및 Exclusive OR 회로2.Name3.Abstract1) 기본 논리 ... 한다.2) 2진변수와 논리연산을 다루는 부울 대수(Boolean expression)의 공리 및 정리와 회로를 좀 더 간단하게 나타내기 위해 literal과 gate를 줄이는 k ... 회로인 AND, OR, NOT(Inverter) Gate에 대하여 공부한다.부울 대수의 공리 및 정리를 이용하여 두 회로가 같음을 증명하고 실험을 통하여 제작함으로써 이를 확인

리포트 | 42페이지 | 5,000원 | 등록일 2011.04.10 | 수정일 2020.07.10

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논리회로실험 결과보고서

t..FILE:논리회로 실험보고서(예비,결과) 다 있음/logiclabunit.ppt..PAGE:1Logic Lab Unit: ED-1000B(1)실험 소자 (IC 칩) 를 꽂 ... 으로 연곱의 논리합과 합의 논리곱 형태 회로 실험 결과입 력출력 FABCD곱의 논리합합의 논리곱000 ... 이 있기 때문이다...FILE:논리회로 실험보고서(예비,결과) 다 있음/실험 3(예비2).hwp③ 여러분들이 구한 곱의 논리합 회로는 NAND 게이트만의 회로로, 그리고 합의 논리

리포트 | 14페이지 | 4,000원 | 등록일 2009.12.10

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[A+ 예비보고서] 아주대 논리회로실험 실험9 'RAM'

으로써 이루어짐1bit RAM 논리도/진리표블록도3.실험방법.2-bit RAM (그림 3)스위치 초기화1) 적당한 선택 스위치(WRITE SELECT A-In0 or WRITE SELECT

리포트 | 4페이지 | 1,000원 | 등록일 2015.03.27

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논리회로실험) 부울대수의 간소화 예비보고서

을 이해한다.2. 기본 실험 이론* 부울대수란 ??- 부울대수란 컴퓨터 회로설계에 있어 회로에서 사용하는 기본 기호 (AND, OR, NOT 등의 논리연산자)를 사용하여 대수 ... 적으로 표현 할 수 있도록 취급하는 것이다. 부울대수는 디지털 논리 설계에서는 필수적으로 사용되는 지식이다. 디지털 논리에서는 원하는 함수를 가진 회로를 정확하게 실행할 수 있 ... 하여 AND, OR, NOT 와 같은 기본적인 논리 회로 Gate를 사용하여 회로를 설계하는 방법이다. HDL 과정( 회로에 대한 구성 , 동작을 기술 )을 거치지 않고 , 설계

리포트 | 4페이지 | 2,000원 | 등록일 2014.01.06

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아주대학교 논리회로실험 실험3 예비보고서

이 된다.)Full Adder (전가산기)논리게이트를 이용하여 2개의 비트 와 자리올림C _{i`n`} 을 더해 SumC _{out}을 표현하는 회로를 구성한다.반가산기 회로 2개 ... 에게 빌려준 1(전단계에서는 1+1에 해당) 고려한 두 비트의 뺄셈을 수행하는 논리회로를 구성한다.빌림수 입력을 취급하기 위해 변수 A,B에 추가로 C의 입력이 한 개 필요하다.반 ... _{out} 이용하는 방법과 5 - 4 이면 5 + (-4)로 바꿔서 덧셈과 같은 방식으로계산할 수 있다.Half ADDER (반가산기)논리게이트를 이용하여 2개의 비트(0 혹은 1

리포트 | 7페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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아주대학교 논리회로실험 실험6 예비보고서

에 의해 미리 정의되어 있는 셀들로 구성되어 있다. 표준 IC와 ASIC에 각각의 래치와 플립플롭의 셀을 독자적인 논리 게이트나 귀환 루프를 사용하여 귀환 순서 회로롤 설계 ... 할 수 있는 회로이며 순차 회로의 기본요소이다. 조합논리회로에 비해 플립플롭은 이전상태를 계속 유지하여 저장한다. 디지털 공학에서 입력을 출력에 반영하는 시점을 클럭 신호의 순간 ... 1. 실험목적여러 종류의 filp-flop을 구성하고 그 동작 특성을 알아본다.2. 실험이론래치와 플립플롭은 대부분의 순차 회로를 구성하는 기본적인 블록이다. 래치와 플립플롭

리포트 | 13페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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아주대학교 논리회로실험 실험8 예비보고서

)의 코드변환 동작에 관해 실험하고 그 동작원리를 이해2. 실험이론카운터카운터라는 이름은 그림과 같이 상태도가 하나의 사이클을 포함하는모든 클럭드 순차 회로에 일반적으로 사용된다. 카운터 ... 하다. 출력은 EN이 유효할 때, 그리고 유효할 때에만 T의 상승 에지에서 토글한다. EN 입력에 연결된 조합 논리가 T의 상승 에지마다 어떤 플립플롭이 토글할지를 결정한다.첫 번째 그림 ... 한다. 이진 리플 카운터와 마찬가지로 동기 n비트 이진 카운터는 비트당 고정된 크기의 논리(인에이블이 있는 T 플립플롭과 2입력 AND 게이트)로 구현할 수 있다.첫 번째 그림의 카운터

리포트 | 9페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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아주대학교 논리회로실험 실험4 예비보고서

의 선택 입력단자로 구성된 회로로 선택입력 단자가 0이면 B를 출력 선택 입력 단자가 1이면 A를 출력한다.같은 방식으로 4개의 데이터 입력단자, 2개의 선택 입력단자로 회로를 구성 ... 하면 다음과 같다.이러한 방식으로 선택 입력 단자와 데이터 입력 단자를 늘리면 여러 가지 멀티플렉서를 구성할 수 있다.ⅱ) 디멀티플렉서 (Demultiplexer)- 데이터 분배 회로 ... 하는 조합 회로. 출력선의 선택은 선택 입력의 비트 조합에 의해 결정된다.- 일반적으로 1개의 입력선과 n개의 선택신호선 그리고 2n개의 출력선을 가지며, 선택신호의 값에 따라 선택

리포트 | 10페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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아주대학교 논리회로실험 실험10 예비보고서

1. 실험목적D/A와 A/D 변환기(converters)회로의 구성과 동작 원리에 대해 이해하고, 응용 능력을 키운다.-DAC : digital 신호를 analog 신호로 변환 ... 도에서 나타내고 있는 바와 같이 변환기는 저항회로망(resistornetwork)과 가산증폭기(summing amplifier)로 분류된다. 저항회로망은1, 2, 4, 8의 입력 ... 는다. 출력은 1개인데, 기호의 우측에 나타낸다. 두 번째에 전형적인 Op-Amp회로를 나타내고 있으며, 이 회로에 있어서, 비반전입력이 접지되어 있다. 2개의 저항R _{f},R

리포트 | 10페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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논리회로실험) 가산기 및 감산기 예비보고서

예 비 보 고 서10 주 차실험 9 : 가산기 & 감산기1. 실험 목적- 반가산기와 전가산기의 논리와 회로를 이해한다.- 반감산기와 전감산기의 논리와 회로를 이해한다.2. 기본 ... 되는 부울 대수의 값이 입력 값에 의해서 정해지는 조합논리 회로이다. 사칙연산을 수행함에 있어서 가산기는 더해짐의 원리를 가지고 있는데, 일반 입, 출력에서의 값을 덧셈하고, 곱셈 ... 변수를 XOR 그리고 AND 게이트 두 개를 사용하여 사용한다. 이를 통해 합과 캐리를 산출하는 조합 논리 회로이다. Input에는 x와 y 두 개를 이용하고, 그에 따른

리포트 | 4페이지 | 2,000원 | 등록일 2014.01.06

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[A+ 예비보고서] 아주대 논리회로실험 실험8 'Counter'

실험 8. 예비보고서.실험목적-카운터의 동작원리와 특성에 대해 이해한다.-2진 시스템에서의 숫자표시를 이해하고 2진 카운터에 대해 알아본다.-비동기식 카운터와 동기식 카운터의 구조와 동작원리에 대해 알아보고 이해한다.-몇몇 카운터 소자의 구성방법을 이해한다.2. 실험이..

리포트 | 4페이지 | 1,000원 | 등록일 2015.03.27

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아주대 논리회로실험 실험예비8 RAM(Random Access Memory)

복잡하다는 단점이 있다.(4) IC RAMIC RAM은 내부적으로는 배선논리-OR(wired-OR) 능력을 갖고 있는 소자들로 구성되어 있는데 이러한 소자를 사용하면 그림에 있 ... 는 OR게이트를 쓸 필요가 없게 된다. 또한 외부 출력선들은 메모리 장치가 수만 개의 워어드를 갖기 위해 2개 혹은 그 이상의 IC를 쉽게 결합시킬 수 있도록 배선논리(wired

리포트 | 5페이지 | 1,000원 | 등록일 2014.10.04

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7 세그먼트 논리회로 구현

= C' +A'B010011011011101001010011011011001011X3= C' + A'B' X4= B'C' + A'C + A'C(4) 회로도 (AND OR 회로)(4 ... ) 회로도 (NAND회로)(5) 디자인과정에서의 결정① 3 비트의 입력에 관한 상위 4개의 세그먼트를 활용하여 그림으로 나타내었다.상위 4개의 세그먼트만을 이용하였다.② 진리표 작성 ... 은 X 의 BC' 항과 Z의 B'C‘항을 통해 얻을 수 있도록 하였다.(게이트를 줄이기 위함이다.)⑦ 게이트는 최대로 공유하였다.⑧ 논리식을 통해 회로도를 구현하였다.

리포트 | 3페이지 | 1,500원 | 등록일 2008.10.07

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아주대 논리회로 김영진교수님 - 프로젝트(4비트 2의 보수회로)

❒ 논리회로 설계내용 및 동작원리 설명 (최소화 설계된 회로그림 포함) ⦁과제에서 요구하는 것은 ‘회로는 SOP이되 minimal sum으로 구하여 구현하는 것’이 ... 과 같이 순차적으로 진행해야 된다. 4비트 2의 보수회로에 대한 회로에 대한 진리표를 작성한다.end process;end TB_ARCHITECTURE;c

리포트 | 11페이지 | 2,500원 | 등록일 2013.03.04

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[회로이론]【A+】OrCAD PSpice 사용법 익히기- 회로이론과 논리회로

아날로그 회로와 디지털회로 시뮬레이션 과정1. OrCAD 16.0 DEMO 실행하기)2. File/New/Project를 선택프로젝트 Name 대화창에 Project name ... 후 엔터를 친다.Project manager의 내용을 나타내는 윈도우와 스키메틱 윈도우가 나타남3. Place/Part를 실행하여 회로작성이나 시뮬레이션시 사용할 라이브러리를 선택 ... A. 아날로그 회로 시뮬레이션저항 2개(), 9V DC 전원을 가진 회로에서 각 저항에 걸리는 전압 ?1) 저항 가져오기[순서] 메뉴Place/Part-> libraries 중

리포트 | 19페이지 | 1,000원 | 등록일 2011.07.15

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