"논리회로"의 검색결과 입니다.

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디지털논리회로 verilog 논리회로 vhdl 전전설2 논리회로과제 plc

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"논리회로" 검색결과 1,001-1,020 / 9,525건

아주대 논리회로 VHDL 두 번째 과제 door lock

(1) 문제 설명 및, 예상결과. 설정한 비밀번호가 5017인데, 입력한 비트 4비트 4개와 각 자리의 비밀번호를 비교해봐서 같으면 wrong이 0이 출력이 되고, 다르면 1이 출력이 된다.5017의 값을 넣지 않는 이상 wrong이 1이 하나라도 존재할 것이며, 따..

리포트 | 3페이지 | 4,000원 | 등록일 2014.03.23

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01 논리회로설계실험 예비보고서(And,or gate)

논리회로설계 실험 예비보고서 #1실험 1. 기본게이트 설계1. 실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링 ... logic device, 제조 후 사용자가 내부 논리 회로의 구조를 변경할 수 있는 집적 회로)와 같은 기능을 갖는 논리 블록들과 그것을 서로 연결하여주는 스위치, 행렬 등이 칩 내부 ... 에 내장된 소자- FPGA(field programmable gate array)산업 현장에서 엔지니어가 직접 디바이스를 프로그래밍하여 설계한 회로를 반도체 칩 상에 구현할 수 있

리포트 | 8페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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논리회로실험 - 제 1장 기본 논리 게이트 (AND, OR, NOT) 결과 보고서

과 목 : 논리회로설계과 제 명 : 결과보고서 1담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 3 / 271 ... 가해졌을 때만 출력 단자에 1이 나타나도록 구성된 회로이다. OR gate의 진리표와 기호는 다음과 같다.3)XOR gate상태 1일 때, 출력이 논리 상태 1이 되는 소자이 ... . Introduction기본 gate를 설계한다. 2진 논리 함수인 AND-gate, OR-gate, XOR-gate를 한 architecture에서 구현하여 각 gate가 올바르게 작동

리포트 | 8페이지 | 1,000원 | 등록일 2014.08.15

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04 논리회로설계실험 예비보고서(인코더,디코더)

논리회로설계 실험 예비보고서 #4실험 4. 디코더 엔코더 설계1. 실험 목표VHDL 코드를 이용해 Decoder, Encoder 비교기를 설계하는 방법을 익힌다.두 비교기 ... 은 코드로 변환해 주는 조합논리회로이다. 인코더는 2의 n승 개의 입력과 n개의 출력을 갖고 있다. 10진 BCD 인코더 10진 인코더 진리표 10진 인코더 내부회로(3) 7 s ... 는 Behavioral 표현 방식과 Data Flow 표현 방식으로 설계 한다.2. 예비 이론(1) 디코더복호기라고도 한다. 디코딩을 수행하는 회로, 장치, 소프트웨어, 알고리즘을 말

리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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실험1 실험(1) 프로젝트 디지털논리회로 도어락 설계

실험(1)FINAL PROJECT 보고서소 속학 번이 름담당 교수 / 조교제 출 일 자1. PROJECT 개요한 학기동안 디지털논리회로 과목에서 배운 전반적인 이론들을(기본논리 ... 하면 3이되는 순한 B세그먼트에 전원이 들어오게 된다.LOSIG WORK‘S로 회로도 구현4. 고 찰1학기 동안 디지털논리회로 수업에서 습득한 이론으로 실험수업을 하면서 사용 ... 게이트, 카운터 jk플립플롭, d플립플롭 등을 )을 사용하여 실험했던 관련 이론들을 복합적으로 사용하여 수행하는 프로젝트이다.2. 관련이론 및 사용부품(1) 레귤레이터회로도에 5V

리포트 | 12페이지 | 2,000원 | 등록일 2014.09.21

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논리회로 설계실험 mux

Multiplexer 설계1. Introduction1) Encoder와 Decoder의 원리를 이해한다.2) MUX(멀티플렉서)의 작동 원리를 이해한다.3) 8x1 MUX를 VHDL언어로 구현 할 수 있다.4) 2x1 MUX를 이용하여 8x1 MUX를 구현 할 수 있..

리포트 | 7페이지 | 1,000원 | 등록일 2009.07.10

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교과교육론 - PPT를 이용한 논리회로 수업교재

3. 논리회로과 목 명 :교과 교육론 학 과 : 정보통신공학과 학 번 : 99741187 이 름 : 이 라 라 담당교수: 이 경 숙 제 출 일 : 02.10.17 ... ReportPower Point를 이용한 수업교재다음조합 논리회로조합 논리 회로의 기능을 이해하고 분석할 수 있다. 논리 함수를 조합 논리회로로 표기할 수 있다 논리 함수를 불 대수식과 카르노도 ... 로 간소화 시킬 수 있다. 복잡한 회로를 동일한 기능의 간소화된 회로로 바꿀 수 있다. 논리 회로를 설계할 수 있다.학습목표www.daejin.or.kr참고자료 :다음조합 논리회로

리포트 | 20페이지 | 2,000원 | 등록일 2013.06.08

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논리대수와 드모르간 정리, 간소화⦁논리회로 간소화 실험

(논리대수와 드모르간 정리, 간소화?논리회로 간소화 )7. 대수논리와 드모르간 정리, 간소화? 실험목적? 실험적으로 Boolean 대수의 여러 법칙을 증명한다.? 규칙 10과 ... 는 “?” 기호를 포함한다. 논리적이 표시될 때 도트는 종종 생략된다. 즉로 종종 쓰여진다.표 7-1에 제시된 부울 법칙들은 실제적인 회로에 적용될 수 있다. 예로 규칙 1은 그림 7 ... 을 보면 두 입력(0과 A)의 OR동작을 나타낸다. 이 실험에서 구성하는 회로는 CMOS논리를 사용한다. IC의 파손을 피하기 위해 실험 6에 설명된 정전기 예방법을 사용해야 한다

리포트 | 13페이지 | 1,000원 | 등록일 2010.08.23

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01 논리회로설계실험 결과보고서(And, or gate)

논리회로설계 실험 결과보고서 #1실험 1. 기본게이트 설계1. 실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링 ... 진리표에 맞는 논리회로를 설계하였다. 논리회로 설계 시에는 동작적 모델링과 자료 흐름 모델링 2가지 방법을 이용하여 설계한다. 두 방법을 이용하여 AND, OR 게이트를 설계

리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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논리회로실험) Decoder / Encoder / 7-segment LED

.2) 입력선에 나타나는 n비트 2진 코드를 최대 2ⁿ 가지 정보로 바꿔 주는 조합논리회로이다.3) 입력 개수에 따라 1 x 2 Decoder , 2 x 4 Decoder- n x ... decoder를 이해하고 실험을 하는 과정이다 . Quartus II를 이용하여 회로를 구현하고, ModelSim 에서의 파형과 DE2- 115 기기를 이용하여 동작을 확인 ... 한다 . 이에 비해 Encoder 는 여러 개의 입력 신호 중에서 어느 신호가 활성화 되었는지 , 또는 입력되었는지를 출력으로 알려주는 회로이다 . Encoder 는 다음과 같

리포트 | 5페이지 | 2,000원 | 등록일 2014.01.06

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[디지털 논리회로 실험] 8장. 보수와 병렬 가, 감산기 결과레포트

논리회로실험 A반결과8장보수와 병렬 가?감산기5조이름학번실험일15.04.07제출일15.04.14전원전압 4.89V, SN74LS83실험 8.3 2의 보수를 이용한 4비트 2진 가 ... ?감산기다음과 같이 4비트 병렬 2진 가?감산기 회로를 결선하고, 출력 값을 측정하여 표를 완성하라.입력출력(SW=X)출력(SW=Y)A _{4}A _{3}A _{2}A _{1}C ... _{4}S _{4} S _{3} S _{2} S _{1}B _{1}D _{4} D _{3} D _{2} D _{1}+B _{4}B _{3}B _{2}B _{1}논리값출력값논리값출력

리포트 | 3페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2022.10.13

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[디지털 논리회로 실험] 8장. 보수와 병렬 가, 감산기 예비레포트

논리회로실험 A반예비8장보수와 병렬 가BULLET 감산기8조이름학번실험일15.04.07제출일15.04.070. 이 장의 실험목적에 대하여 기술하시오.- 1의 보수 및 2의 보수 ... 에 대하여 알아본다.- 보수에 의한 감산 방법에 대하여 이해한다.- 4비트 병렬 가BULLET 감산기에 대하여 이해하고, 회로를 설계하여 동작을 확인한다.- BCD 가산기에 대하 ... 여 이해하고, 회로를 설계하여 동작을 확인한다.2. 보수를 이용한 감산 방법(1의 보수와 2의 보수)에 대하여 기술하시오.- 보수란?디지털 컴퓨터에서 보수는 어떤 기준이 되는 큰 수

리포트 | 4페이지 | 1,000원 | 등록일 2016.01.14 | 수정일 2022.10.13

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[디지털 논리회로 실험] 12장. 동기식 RS 플립플롭 결과레포트

논리회로실험 A반결과12장동기식 RS, JK 플립플롭5조이름학번실험일15.05.12제출일15.05.26실험에 사용된 기기 및 부품 : SN74LS74AN, 직류전원공급장치 ... , 디지털 실험장치, 전압계실험 12.2 7476 IC를 이용한 하강모서리 플립플롭의 동작(1) IC 7476(Dual JK Flip-Flop)을 실험하기 위한 회로도 이다. 회로도 ... 한 상승모러리 JK 플립플롭 회로의 회로도이다. 회로도에 IC 핀 번호를 작성하라.(2) 다음과 같이 입력 값을 인가하고 출력을 관찰하라.입력출력CLKPRCLRJKQbar{Q

리포트 | 2페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2022.10.13

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조합논리회로의 설계방법을 이해하고 조합논리회로의 한 예로 가산기 회로를 설계

설계실습101.목적조합논리회로의 설계방법을 이해하고 조합논리회로의 한 예로 가산기 회로를 설계한다.2.준비물직류전원장치 1대멀티미터 또는 오실로스코프 1대Bread board 1 ... -NOR)로직 회로를 설계하여라.(4)XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계하여라.(5)4-bit 가산기 회로를 위의 전가산기 회로를 이용해 설계하여라.->S=0인 경우 가산기가 된다.

리포트 | 2페이지 | 1,500원 | 등록일 2010.11.12

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논리회로실험) register/ shift register 예비보고서

논리 소자이고, 2진수 데이터를 처리하는데 기본이 되는 회로이다. Flip Flop은 clock에 따라 정해진 시점에서 입력을 주고, 출력에 저장하는 동기 식 순서논리소자이다. 이러 ... register는 정보를 저장하고, 거쳐 가는 단계로 생각되는 flipflop들의 상태변화에 영향을 주는 논리조합회로라고 할 수 있다. 일반적으로 register는 외부의 데이터 ... 를 저장하거나 이동시키는 목적으로 사용된다. 이동에 관련해서는 실생활에서 곱셈과 나눗셈을 할 때 숫자의 위 자리 혹은 아래 자리 쪽으로 임의의 자리 수만큼 벗어나게 하는 회로의 경우

리포트 | 3페이지 | 2,000원 | 등록일 2014.01.06

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논리회로-디지털시계 설계 텀프로젝트 발표자료

..PAGE:12Step 7 : implementation▲ 오전 오후 표시부▲ 시간 표시부..PAGE:13Step 7 : implementation▲ 단발 펄스 회로(시간 조절 회로)

리포트 | 15페이지 | 1,000원 | 등록일 2013.12.22

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서강대학교 디지털논리회로실험 7주차결과

디지털논리회로실험실험7. Finite State Machines담당교수 : 김 영 록제 출 일 : 2013. 11. 05.(화)학 과 : 전자공학과성 명 :1. 실험 제목 ... Finite State Machines2. 실험 목적● Finite State Machine (FSM) 회로를 설계하고 분석할 수 있는 능력을 갖춘다.● Mealy와 Moore State ... 에 아래 회로의 gate를 추가하여 사용할 경우 JK Flip-flop으로 동작하게 된다.▲ D Flip-flop to JK Flip-flop ConversionD Flip-flop

리포트 | 8페이지 | 2,000원 | 등록일 2014.01.02

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서강대학교 디지털논리회로실험 8주차결과

디지털논리회로실험실험8. Multiplier Design담당교수 : 김 영 록제 출 일 : 2013. 11. 12.(화)학 과 : 전자공학과성 명 :1. 실험 제목 ... 를 이용하여 구현할 수 있고, add기능은 ALU를 통해 간단히 선택해줄 수 있다. 회로에서는 Multiplicand에 들어온 값이 multiplier와 자리수에 맞추어 하나씩 더해지 ... 고 회로구조 역시 간단하다는 장점이 있다. 그러나 현대의 신호처리 시스템에서 Shift-and-add보다 Booth algorithm을 사용하는 이유는 연산 speed 때문이

리포트 | 5페이지 | 2,000원 | 등록일 2014.01.02

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디지털 논리회로 VHDL 코딩 과제 4bit full adder 설계

한 회로가 되었다. (마지막장 그림 참조)어떻게 코딩을 해야할까 하다가 우선 처음으로 되돌아가 진리표에서 S의 논리식을 다시 찾았고,S의 논리식을 X와 X’으로 묶어서 정리할 수 있 ... =X[Y(CIN’)+Y’(CIN)]+X’[Y(CIN)+Y’(CIN’)]으로 표현되고 총 3개의 MUX를 이용하면 간단히 회로를 짤 수 있었다.그런데 잘 생각해보니 처음에 Y에 의해

리포트 | 16페이지 | 2,000원 | 등록일 2014.10.13 | 수정일 2015.12.07

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아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계

논리회로 V H D L 프로젝트 과제목 차1. 프로젝트 문제 (설계 조건)2. 프로젝트 문제 분석 (설계 예상 방향)3. 소스 코드4. Testbench 코드5. ModelSim ... 프로그램을 이용한 Testbench 코드 시뮬레이션6. XST로 합성한 RTL 회로7. 고찰8. 추가적인 설계 Ⅰ: 다른 방식의 설계 (입력이 ASCII CODE)9. 추가적인 ... 해 볼 수 있을 것이다. 그리고 Xilinx 프로그램의 기능 중 synthesize - XST 기능을 이용하여 내가 코딩한 파일을 실제 회로로 합성하여 볼 것이다. 이렇게 하면 주

리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02

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