"논리회로"의 검색결과 입니다.

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디지털논리회로 논리회로 텀 논리회로 과제 FPGA 사칙연산 전전설2 stopwatch 설계

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"논리회로" 검색결과 1,041-1,060 / 9,760건

아주대 논리회로실험 가산기, 감산기 예비

논리회로 실험 예비보고서실험3. 가산기 & 감산기1. 실험 목적1)가산기와 감산기의 구조와 원리를 이해한다.-반가산기, 전가산기, 반감산기, 전감산기2)Logic gate를 이용 ... 하여 가산과 감산을 할 수 있는 회로를 설계해본다.3)가산기와 감산기의 동작을 확인한다.2. 실험 이론(1) 가산기 : 가장 기본적인 연산이 2진 연산을 기본으로 한다. 각 자리 ... 구성XOR(IC 7486) gate 와 AND(IC 7408) gate 이용 하여 회로를 구성하고 각각의 모든 입력조합에서 올바른 결과 값을 얻을 수 있는지 확인하여 본다.실험2

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| 리포트 | 3페이지 | 1,000원 | 등록일 2013.11.29

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서강대학교 디지털논리회로실험 9주차결과

디지털논리회로실험실험9. Memory elements : ROM/RAM담당교수 : 김 영 록제 출 일 : 2013. 11. 19.(화)학 과 : 전자공학과성 명 :1. 실험 제목 ... . 실험 내용 및 결과분석① Step 1~7● 구현한 회로는 다음과 같다. 여기에서 중요하게 살펴봐야 할 신호는 DIP_SW[3..0]으로 입력해주는 FPGA[3..0]신호이다. 이 ... 하였다. 실제 7-segment에 ROM의 data를 읽어 display하는 실험을 진행하기 위해 구현한 회로는 다음과 같다. LED7-0까지의 data값을 hexa로 바꾸어주는 과정은 앞

Non-Ai HUMAN
| 리포트 | 7페이지 | 2,000원 | 등록일 2014.01.02

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서강대학교 디지털논리회로실험 5주차결과

하는 회로이다. 각 bit은 Logic으로 1 또는 0이기 때문에 세 bit에 대하여 일치하는지 여부를 판단하여야 한다. 이 때 세 bit가 일치해야만 A=B가 된다.XNOR

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| 리포트 | 9페이지 | 2,000원 | 등록일 2014.01.02

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[논리회로실험] RAM (결과)

는다.e. ME와 WE를 +5V에 연결시킨다.이와 같은 실험과정에서 +2.5V보다 높으면 논리 “1”이고 +0.5V보다 낮으면 논리 “0”이라고 가정하였다. 측정된 데이터(0과 1

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| 리포트 | 6페이지 | 1,500원 | 등록일 2009.03.20

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로직웍스를 이용한 논리회로 구현

2009년 논리회로 설계보고서제출자 이름제출자 학번제출자 분반담당교수마감일시제출일시이메일 주소점 수/ (점수/만점)--- 목 차 ---1. 시뮬레이터 요약2. 실험 1: 기본 ... 시키면서 출력 상태를 기록하여라.□ 시뮬레이션 결과□ 결과 값BAX000011101110? 7400 IC 핀 배치도를 참조하여 아래 논리회로를 구성한다. 7400의 핀은 접지 ... 논리게이트 설계 및 구현3. 실험 2: 불 대수와 드로르간의 정리 설계 및 구현4. 실험 3: Exclusive-OR 게이트 설계 및 구현5. 실험 4: 가산기와 감산기 설계 및

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| 리포트 | 42페이지 | 1,500원 | 등록일 2010.04.28

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3장. 디지털 논리회로의 조합 및 응용 . 결과레포트

3장. 디지털 논리회로의 조합 및 응용1. 실험 목적▶ X-OR gate에 대한 동작원리 이해▶ X-NOR gate에 대한 동작원리 이해▶ X-OR 및 X-NOR gate에 대한 ... 응용2. 관련 이론● Exclusive OR gate- Boole 대수로 정의되지 못하는 응용논리연산 수행- gate들의 조합논리로 정의됨- Y = A?B = A′B + AB ... LS044. 실험? 회로구성도회로 종류회로 사진Exclusive OR gateNAND gate로 구성한 Exclusive OR gate circuitExclusive NOR

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| 리포트 | 19페이지 | 2,000원 | 등록일 2013.10.16

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[논리회로실험] RAM (예비)

) 저항 : 680Ω(2개), 5.6㏀(2개)3. 실험관련 이론1) RAM 회로의 설계그림 1에 4x3비트 용량을 갖는 RAM의 내부회로를 나타내었다. RAM의 내부회로는 그림 1 ... 에 모두 0이 출력된다.RAM 회로 내부에 존재하는 디코더는 E=1일 경우 주소선으로부터 주소값을 입력받아 해당되는 번지에 속한 셀들을 선택하는 역할을 수행한다. 예를 들어 주소선 ... 0～S3은 모두 0이 되고 따라서 모든 셀들이 동작을 하지 않는다.그림 1. 4x3 RAM 회로도이제 1비트 정보를 저장하는 메모리 셀(cell)의 내부회로를 살펴보자. 그림 2

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| 리포트 | 9페이지 | 1,500원 | 등록일 2009.03.20

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Logics를 이용한 논리회로 설계보고서

2010년 논리회로 설계보고서목 차1. 시뮬레이터 요약2. 설계 1: 기본 논리게이트 설계 및 구현3. 설계 2: 불 대수와 드모르간의 정리 설계 및 구현4. 설계 3 ... - 실제 실험하기 전에 회로를 구성하여 시뮬레이션 해볼 수 있어서 시행착오를 줄일 수 있다.2. 실험 1: 기본 논리게이트 설계 및 구현① NOT 게이트 구성▶ 시뮬레이션 구성 ... 하는 소자- 입출력 및 전원 관련 소자- 조합회로- 스파이스(Spice)회로- 아날로그 소자- VHDL(VHSIC Hardware Description Language)- 디지털

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| 리포트 | 71페이지 | 6,000원 | 등록일 2011.04.24

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논리회로설계실험_비교기

1.1비트 비교기 (1bit comparator)1)HDL코드library ieee;Use IEEE.STD_logic_1164.all;entity one_bit_comparator isport ( A, B : in std_logic;EQ : out std_logic);..

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| 리포트 | 8페이지 | 1,000원 | 등록일 2010.04.10

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논리회로 아벨설계프로젝트(ABEL)

과제목표 : ABEL 프로그램 설계 프로젝트1. 설계내용학번과 이름을 하나씩 입력해서 7-segment에 차례로 출력하는 PLD를 ABEL로 설계한다.2. 소스코드MODULE PROJECT "MODULE NAME 프로젝트TITLE '7SEGMENT' "TITLE NAM..

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| 리포트 | 4페이지 | 1,000원 | 등록일 2010.04.10

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논리회로 자판기 제작 최종 보고서

개의 입력을 스위치로 입력을 주어서 1개 의 감산기로 만들었습니다. 1개의 가산기를 이용하였기 때문에 논리 게이트들과 멀티플렉서를 사용 할 필 요가 없어져 회로도가 간단화 되었습니다. ... 에서 보여주듯이 A 또는 B가“1”일 경우 SUM이 생성되지만 이 두 비트가 모두 “1”일 경우는 SUM이 생성되지 않는다. 반가산기는 Exclusive OR 회로와 자리 올림수 생성 ... 으로 내는 데 사용된다.3.예비회로도4. 최종회로도5. 수정 및 보완사항① 예비보고서때 2개의 가산기와 1개의 감산기를 사용하는 회로를 발표 하였는데 조교님이 가산기 개수를 줄 일수 있

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| 리포트 | 10페이지 | 1,500원 | 등록일 2012.02.29

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[아주대] 논리회로실험 1장 결과(Basic Gates)

The Resulting ReportExperiment 1 - Basic gatesOBJECTIVES (실험을 통하여 확인 할 수 있는 것에 중점)논리 기호로만 구성되어있던 회로 ... 를 사용해 구성하였다. 실험 1-1/1-2/1-3/1-4 에서 위 가상 논리 기호 회로에서는 두 개의 2-input AND/OR/NAND/NOR gate로 구성되어 있지만, 실제로 ... 하나만을 이용하여 위 회로를 구성했다. 우리는 이 비슷한 회로 4개를 논리연산 입력 값을 바꾸어 실험하여 각각 논리연산에 알맞은 결과를 얻을 수 있었다.2번 실험은 2-input

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| 리포트 | 5페이지 | 2,000원 | 등록일 2013.09.15

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논리회로실험 실험1 basic gate 결과보고서

2주차 결과보고서실험 1 Basic Gates▶실험과정 및 결과◈ 실험 1 [3-Input AND Gate 과정]- 예비보고서에 작성한 결선도와 같이 회로를 구성하였다.- 74 ... HC08 IC칩의 AND게이트 2개를 이용하여 회로를 구성했다.- gate의 출력은 led를 이용하여 high 출력의 경우에 led가 켜지도록 설치하였다.◈ 실험 1 [3-Input ... Gate 과정]- 예비보고서에 작성한 결선도와 같이 회로를 구성하였다.- 74HC32 IC칩의 OR게이트 2개를 이용하여 회로를 구성했다.- 앞 선 실험과 같이 led를 이용

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| 리포트 | 9페이지 | 1,000원 | 등록일 2013.09.08

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[논리회로] Quine McClusky Method

1 Quine McClusky Method카노 맵은 5-6 개까지의 입력에 대해 minimize하는데 효과적이다. 그러나 많은 입력에 대해 처리하는 데 어려움과 에러를 발생시키기 쉽다. 카노 맵은 모든 minterm을 커버하는 prime implicant들을 선택하는데..

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| 리포트 | 39페이지 | 3,000원 | 등록일 2009.03.18

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논리회로 실험 시프트레지스터와 카운터

의 J, K 입력에 연결된다면 다음 단의 쌍안정 회로는 이동 명령(shift pulse)에 의해 이전 단의 쌍안정 회로가 가지고 있던 데이터를 지니게 된다. 이러한 연속적인 이동명령 ... 하게 되며 한 상태와 다음 상태에 사이에 일시적인 중간 상태가 존재할 수 있어 논리상의 에러를 유발할 수 있게 된다.이러한 전송지연을 없애기 위해서 모든 F/F들은 같은 clock 펄스 ... 의 구조와 동작원리에 대해 조사하라.-링 카운터는 각각의 상태마다 한 개의 플립플롭을 사용하는 시프트 레지스터의 변형이다.위의 회로도는 J-K F/F 5개를 이용한 5BIT 링 카운터

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| 리포트 | 17페이지 | 1,500원 | 등록일 2010.03.20

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[디지털논리회로/임석구/개정3판]연습문제 1장풀이-족보

[디지털논리회로/임석구/개정3판] 3판 연습문제 1장풀이디지털 논리회로 Solution of Chapter 11. 아날로그 신호와 디지털 신호의 차이점을 설명하여라.? 아날로그 ... %15. 조합논리회로와 순서논리회로 분류① 조합논리회로② 조합논리회로③ 조합논리회로④ 순서논리회로⑤ 조합논리회로16. 양자화 잡음 및 제거 방법표본화 간격을 균등하게 할 때, 원 신호 ... �� 狼茉哲憤狼�10. 그림과 같은 트랜지스터 회로에서 입력 Vi가 인가되었을 때 ,출력파형 Vo 를그려라.트랜지스터 때문에 입력과 출력이 반전된 신호가 출력된다.ViVo11. 펄스

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| 리포트 | 4페이지 | 1,000원 | 등록일 2016.04.16 | 수정일 2016.04.18

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논리회로실험 실험8 counter 결과보고서

카운터를 결손도에 설계하고 설계를 참고하여 브레드보드에 회로를 설치한다.- 2단 2진 카운터의 출력은 AND게이트를 사용하여 나타내려고 했으나 실험부품이 없어서 4개의 NAND ... 식 Counter? 구성 사진 :- 동기식 3진 Counter를 결손도에 설계하고 브레드보드에회로를 설치한다.- 실험 1에서는 두 번째 플립플록의 입력을 첫 번째 플립플록에서 입력 ... 적으로 점등하는 결과를 얻었다.- 3진 회로이기 때문에 표현형이 3개로 3가지의 경우만이 출력된다. 따라서 예비보고서의 예상은 4가지를 나타내기 때문에 성립할 수 없었다.- 1Hz

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| 리포트 | 9페이지 | 1,000원 | 등록일 2013.09.08

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BCD-7세그먼트 디코더 논리회로 설계결과보고서

를 하였다.우선 결과부터 분석해보면 우리 2조는 3개의 AND게이트, 4개의 OR게이트, 2개의NOT게이트를 사용하여 회로를 구성했는데, 예상 시뮬을 돌려온것에 비해서 실제로 연결 ... 을 하다보니 너무 복잡한 회로의 형태가 나오게 되는 것을 확인할수 있었다. 따라서 각각의 게이트들에 대한 그라운드를 잡는것과 Vcc입력그리고 제대로된 핀입력에 대하여 실수를 범해서인지 ... 첫 'a' LED회로를 구성하는데에만 2시간이 걸리게 되었다, 그래서 우리 조의 경우 LED 모두 불을 켜는 대신 지금까지 켠 5개의 불을 사용하여 만들 수 있는 숫자를 최대한

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| 리포트 | 3페이지 | 1,000원 | 등록일 2014.06.03

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논리회로실험 counter 예비보고서

실험1 : 2단 2진 counter – 비동기식 Counter- J-K F/F 을 통한 2단의 2진 값을 AND 게이트를 이용하여 확인한다.- 4개의 출력이 가능하므로 AND게이트를 4개를 사용한다.-> 실험23진 Counter – 동기식 Counter- J-K F/..

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| 리포트 | 5페이지 | 2,000원 | 등록일 2012.03.08

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[아주대] 논리회로실험 7장 결과(Shift Register)

을 사용했다.< 실험 1 >< 실험 1 > 회로도실험 결과 구성한회로 사진위와 같이 회로를 구성하였다. 데이터의 저장과 이동을 보기 위해서 6개의 플립플롭의 출력 Q에 저항과 다이오드 ... 은 시간이 걸린 실험이었다.모두 출력된 경우< 관찰된 오류 >< 실험 2 >< 실험 2 > 회로도실험1에서 플립플롭소자를 이용하여 시프트 레지스터를 구성하고 데이터의 저장과 이동 ... 을 살펴보았다면 2번 실험에서는 직접 시프트 레지스터 소자인 74HC96소자(5bit Shift Register)를 이용하여 위와 같이 회로를 구성하였다. 각각의 입력에 대응

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| 리포트 | 6페이지 | 2,000원 | 등록일 2013.09.25

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