"논리회로설계"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

verilog 논리회로 FPGA 게임 vhdl 실험12 멀티플렉서 자판기 설계 논리회로설계 아날로그

판매자 표지는 다운로드시 포함되지 않습니다.

"논리회로설계" 검색결과 221-240 / 4,395건

조합논리회로의 설계방법을 이해하고 조합논리회로의 한 예로 가산기 회로를 설계

설계실습101.목적조합논리회로의 설계방법을 이해하고 조합논리회로의 한 예로 가산기 회로를 설계한다.2.준비물직류전원장치 1대멀티미터 또는 오실로스코프 1대Bread board 1 ... -NOR)로직 회로를 설계하여라.(4)XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계하여라.(5)4-bit 가산기 회로를 위의 전가산기 회로를 이용해 설계하여라.->S=0인 경우 가산기가 된다. ... -bit binary adder(74LS83) 1개LED 10개Toggle Switch 15개점퍼선 다수3. 설계실습 계획서(1) 전가산기에 대한 진리표를 작성하여라.ABCinSCout

리포트 | 2페이지 | 1,500원 | 등록일 2010.11.12

다운로드 장바구니
디지털논리회로리포트(4진업카운트설계)

JK FF을 활용한 동기식 4진 업 카운터 설계CKQ(t)Q(t+1)JKQ1Q0Q1Q0J1J0K1K00000101dd101101dd121011d10d31100dd11□ 여 기 표

리포트 | 1페이지 | 1,000원 | 등록일 2012.11.27

다운로드 장바구니
디지털논리회로 설계 프로젝트 보고서

디지털논리회로 설계 프로젝트 보고서프로젝트의 제목 : 디지털 시계 설계설계자(팀원 전체) 성명 :제출일 : 2008년 12월 20일국문요약 : 디지털 논리 회로 시간에 배웠 ... asynchronous circuit. Each clock's units entered Each unit's Seven Segments.Ⅰ 설계와 관련된 이론적 배경·디지털 논리회로 ... 던 논리 회로와 조합 회로에 대한 지식을 바탕으로 디지털시계를 Quartus Ⅱ를 이용해서 만들어 보았다. 주요 구성은 Clock Base, Time Setting, Am Pm 표시

리포트 | 9페이지 | 4,200원 | 등록일 2011.01.09

다운로드 장바구니
MyCAD를 이용한 논리회로 설계

1. Lab 2-1 MyCAD를 이용한 논리회로 설계1) 그림 1-10은 4bit up/down counter의 회로도이다. 회로를 분석하라.교제 그림 1-10을 보면 EN ... 되면 값이 초기화(“0”값) 되는 것을 확인해 볼 수 있다.2. Lab 2-2 논리회로설계 - 스톱워치 설계1) 그림 3-1의 스톱워치부의 각 블록을 논리 설계한다. (강의 자료 ... 블록을 MyLogic을 사용하여 심볼화 하여 그림 3-1과 같이 전체 회로를 구성한다.5) 설계된 전체 논리회로에 대해 MySim으로 시뮬레이션 하여 설계를 검증한다.① 스탑워치

리포트 | 5페이지 | 1,000원 | 등록일 2008.12.03

다운로드 장바구니
[디지털논리회로] 프로젝트 - 고속 동작 덧셈기 설계

디지털회로설계프로젝트 #21. 제목- 고속 동작 덧셈기 설계2. 설계 목적- 고속 동작 덧셈기의 설계를 통해 덧셈 과정에 있어서 carry의 역할을 이해하고 carry 처리 방법 ... 기는 32-비트의 입력과 출력을 가지도록 한다.2) 설계 내용- VHDL 언어를 사용하여 설계한다. 이 때 각 논리 게이트는 특정한 지연시간을 가지도록 설계한다.- 32-비트 입력 ... 에 따른 여러 가지 덧셈기 구조들을 익히며 조합회로의 설계 흐름을 숙지한다. 또한 VHDL을 사용해 덧셈기를 설계함으로써 VHDL의 코딩 방법을 익히고 동작 확인 과정을 통해

리포트 | 19페이지 | 1,000원 | 등록일 2014.05.06

다운로드 장바구니
논리회로 설계 실험 계산기 설계

계산기 설계1. Introduction1)LCD를 이용하여 계산기를 설계 할 수 있다.2)LCD출력 특성에 대해 알 수 있다.3)FPGA 보드에 있는 다양한 스위치들을 다뤄 볼 ... downto 0));end data_gen;표 data_gen entityㄱ)실습해야할 내용☞ 4비트 덧셈/뺄셈기 설계☞ 4비트로 표현되는 16진수 2개의 덧셈 또는 뺄셈을 실시

리포트 | 21페이지 | 1,000원 | 등록일 2009.07.10

다운로드 장바구니
02 논리회로설계실험 결과보고서(전,반가산기)

논리회로설계 실험 결과보고서 #2실험 2. 반가산기와 전가산기 설계1. 실험 목표VHDL을 이용하여 반가산기와 전가산기를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 ... ) Schematic Design1) Design2) Wave Form3) 결과 분석Schematic Design으로 설계하는 방법은 모델링 방식과는 다르게 논리회로를 그려 설계한다. 방법은 다르 ... 적 모델링 방식은 이미 설계된 두 두 논리 회로를 하나로 합쳐 설계하는 방법이다. Half Adder는 두 번 사용하고 OR gate는 한번 사용하여 설계하였다. waveform 결과

리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

다운로드 장바구니
논리회로설계실험 스텝모터 제어기의 설계

1.VHDL 코드library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity motor2_rot isport (CLK_4M : In s..

리포트 | 6페이지 | 3,000원 | 등록일 2010.12.22

다운로드 장바구니
[논리회로실험] 실험3. VHDL을 이용한 가산기설계2

과 목 : 논리회로설계실험과 제 명 : 실험3. VHDL을 이용한가산기설계2(CLA)담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.04 ... Adder'를 설계한다. 즉, carry를 따로 계산해서 연산의 속도를 증가시킬 것이다.Design① Describe what your circuit does이번에 설계할 회로 ... 는 'Carry Lookahead Adder'이다. 'Carry Lookahead Adder'는 아래 그림과 같이 구성된다.그림 SEQ 그림 \* ARABIC 1 4bit CLA이 회로는 크

리포트 | 22페이지 | 2,500원 | 등록일 2014.03.22

다운로드 장바구니
[논리회로실험] 실험2. VHDL을 이용한 가산기설계1

과 목 : 논리회로설계실험과 제 명 : 실험2. VHDL을 이용한가산기설계1담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.04.02 ... 수도 있다.그림 SEQ 그림 \* ARABIC 1 이번 실험에 쓰이는 회로② Describe how you solve주어진 코드를 가지고 설계하는 것이어서 한 ... does이번 회로는 '4bit 전가산기&전감산기'이다. 즉, 1bit 2진수를 3개를 더하는(혹은 빼는) 회로를 4번 반복하는 회로이다.· 1bit 전가산기1bit 2진수 3개를 더

리포트 | 9페이지 | 1,500원 | 등록일 2014.03.22

다운로드 장바구니
논리회로) 자판기를 제어하는 조합 논리회로설계 (Pro_VSM 시뮬, 진리표, 실험사진)

1. 실험 제목 : 자판기를 제어하는 조합 논리회로설계2. 실험 목적 : 조합 논리회로를 이용해서 음료수 자판기를 직접 설계한다.3. 실험 내용 600원 짜리와 700원

리포트 | 1페이지 | 1,500원 | 등록일 2013.06.09

다운로드 장바구니
논리회로설계 프로젝트 디지털 시계2 (7-segment)

이번 설계과제는 ‘2차 과제에서 7-segment에 출력하기 전단계인 32bit의 출력에 ‘초,분,시,일’을 8bit씩 차지하여 총 32bit로 출력한 데이터’를 실제 7-s

리포트 | 14페이지 | 2,000원 | 등록일 2013.12.08

다운로드 장바구니
아주대학교 논리회로 설계 과제 Key Pad 자물쇠

& 설계 방향1) 비밀번호를 입력하여 문을 열어야 하므로 비밀번호 저장에 관하여 생각해 보았다. vhdl 책을 구하여 저장기능 리 있는 기억소자 회로에 대하여 조사해 보 ... (비밀번호 5개가 모두 맞으면 “0”, 한 개라도 틀린다면 “1”)이렇게 입력을 받아서 비밀번호 모두 맞아야만 문이 열리는 Key Pad 자물쇠 코드를 설계한다.2. 문제 분석 ... 에 대하여 생각해 본 결과 단순히 IF문 1개만을 사용하여 코 드를 작성해도 문제가 없을 것으로 판단하여 설계시작.

리포트 | 4페이지 | 1,500원 | 등록일 2013.11.28

다운로드 장바구니
[Flowrian] CMOS 트랜지스터 논리 회로의 Verilog 설계 및 검증

1. CMOS 트랜지스터 논리 회로- CMOS(Complementary Metal-Oxide-Semiconductor) 논리회로는 PMOS (P-type Metal-Oxide ... 지만 바이폴라(Bipolar) 트랜지스터를 기본하는 TTL 소자에 비하면 동작속도가 느리다는 것이 단점이다.4. CMOS 타입 NOR 게이트 회로의 Verilog 설계 및 검증 ... -NOR 게이트를 PMOS 와 NMOS 트랜지스터를 조합하여 구현한 회로는 아래 그림과 같다.NMOS 트랜지스터들은 병렬로 연결되고 PMOS 트랜지스터들은 작렬로 연결된다. 하나

리포트 | 13페이지 | 1,500원 | 등록일 2012.07.17

다운로드 장바구니
[논리회로] 디지털시계 설계 텀프로젝트 최종보고서

논리회로T e r m P r o j e c t수강번호1324목차1. 설계 목적2. 설계 조건3 설계 내용 및 방향4. 구체적인 설계 내용5. 회로도 및 시뮬레이션6. 사용된 소자 ... 7. 결과 및 토의1. 설계 목적논리 회로 시간에 배운 것들을 토대로 다음 설계 조건을 만족하는 회로를 설계 해 보자.2. 설계 조건Input : at least 3Output ... 는 디지털시계는 카운터를 이용해 설계할 수 있는 대표적인 순차회로의 하나이다. 이와 같은 디지털시계를 설계하기 위해서 기본적으로 필요한 것이 무엇인지 살펴보자. 그림 14-1

리포트 | 13페이지 | 2,500원 | 등록일 2013.02.06

다운로드 장바구니
논리회로 설계실험 가산기

4-bit 가산기 설계1. Introduction1) 비트의 덧셈, 뺄셈과 관련하여 반가산기, 전가산기, 보수(complement) 이론 등을 확실히 이해한다.2) 조합논리회로

리포트 | 8페이지 | 1,000원 | 등록일 2009.07.10

다운로드 장바구니
부동 소수점 곱셈기 논리 회로 설계(32비트)

리포트 | 3,000원 | 등록일 2013.07.21

다운로드 장바구니
판매자 표지

논리회로실험_VHDL을 이용한 신호등 설계

1. Object- Using the traffic lights module mounted on HBE-COMBO II, implement traffic lights controller easily accessible in our lives.- Traffic light..

리포트 | 25페이지 | 3,000원 | 등록일 2011.07.06 | 수정일 2017.06.21

다운로드 장바구니
3대8 디코더 설계 및 검증 논리회로 및 실습 보고서

MyCAD 실습- 3대8 디코더 설계 및 검증 -1. (1) 아래 회로의 부울식을 구하고 이를 토대로 진리표를 작성하라.Y? = A′B′C′Y₁= A′B′CY₂= A′BC′Y₃ ... *************00010001000000110001000010000001000101000001001100000001011100000001(2) MyCAD를 이용하여 설계하고 검증하라.MyCAD로 설계한 회로도 구조

리포트 | 5페이지 | 1,000원 | 등록일 2014.11.08

다운로드 장바구니
논리회로 설계-Stop watch설계

Lab 2-2 논리회로설계 - 스톱워치 설계(1) 그림 3-1의 스톱워치부의 각 블록을 논리설계한다.(2) MyLogic을 이용하여 설계한 각 블록의 schematic을 완성 ... 을 MyLogic을 사용하여 심볼화 하여 그림 3-1과 같이 전체회로 로 구성하여라(5) 설계된 전체 논리회로에 대해 MySim으로 실뮬레이션하여 설계를 검증한다.·실뮬레이션 결과 ... 한다.· MOD 10그림 MOD 10 회로· MOD 6그림 모드 6 회로(3) 설계한 각 블록별로 시뮬레이션하여 설계를 검증한다.· MOD 10 실뮬레이션그림 MOD 10 실뮬레이션0

리포트 | 3페이지 | 2,000원 | 등록일 2008.12.03

다운로드 장바구니

이전10개 7 8 9 10 111213 14 15 16 다음10개

파워링크

신청하기