"Verilog-a"의 검색결과 입니다.

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논리 전전설2 FPGA 시립대 논리회로 디지털논리설계 7segment verilog 시계 verilog 엘리베이터 논리설계및실험

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"Verilog-a" 검색결과 121-140 / 430건

Verilog를 이용한 고성능의 16비트 adder를 설계

으로 줄어들어 연산 path에 따라 유동적이긴 하나 지연시간을 감소시킬 수 있었다.실제로 Verilog HDL를 사용해서는 Kogge-Stone adder를 radix가 2일 때와 4일 ... 에서부터 연산인자 A, B, 그리고 보수 여부를 결정하는 ci, 연산결과 값 sum, co 순서이다.Fig. 1 Waveform of radix-4 Kogge-Stone Adder ... 율을 Table 1에 나타내었다.Table 1 Compare radix-2 with radix-4 (for delay)A (HEX)B (HEX)SUM (HEX)Delay (㎱)reduction

리포트 | 3페이지 | 1,500원 | 등록일 2020.04.15

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8주차 예비보고서- 디지털 시스템 설계 및 실험

하는 RAM 내부 레지스터 주소에 저장된 값을 'out_data'로 출력하는 기능이다.Verilog 문법1) If-else 구문조건문은 기술된 조건에 따라 다른 문장을 실행할 때 사용 ... RAM(Random Access Memory)를 설계한다.2. 자율적으로 메모리를 활용한 새로운 모듈을 설계한다.기본지식- RAM(Random Access Memory) 이란?주기억 ... 으면 DRAM이라한다. Verilog로 작성되는 RAM은플립플롭으로 구성하므로 SRAM이라고 할 수 있다.1) static RAM cell2) Static RAM Bit Slice3

리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

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[기초전자회로실험2] "Verilog Basic, FPGA / Shift register - FPGA" 결과보고서

1Result report Electronic Engineering기초전자회로실험Verilog Basic, FPGA / Shift register - FPGA자료는 실제 실험 ... 을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. (네이버 나눔글꼴)1. 실험제목① Verilog ... Basic, FPGA② Shift register - FPGA2. 실험결과 및 사진FPGA에 Verilog로 입력한 Shift register Counter를 programing 한 이

리포트 | 3페이지 | 1,000원 | 등록일 2019.03.25 | 수정일 2019.04.01

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디지털논리회로실험(Verilog HDL) - Characters and Displays

your circuit.2. Create a Verilog module for the 7-segment decoder. Connect the c2c1c0 inputs to ... ummaryFigure 6 shows a 7-segment decoder module that has the three-bit input c2c1c0. this decoder produces ... 0. You are to write a Verilog module that implements logic functions that represent circuits needed

리포트 | 8페이지 | 1,000원 | 등록일 2019.08.29

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연세대학교 전기전자공학부 20-1학기 기초디지털실험 week 5 보고서

. Simulating with a waveform verifies the circuit of the text-LCD written in Verilog HDL.1 ... thoroughly. We also analyze the Verilog HDL code of a text-LCD and print messages by using the code. After ... . The first theme of that is a text-LCD. Using some logical inputs, we can print test messages on an LCD

리포트 | 14페이지 | 3,000원 | 등록일 2020.08.18

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[기초전자회로실험1] "Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2, NOR2, XOR2)" 예비보고서

, NOR2, XOR2)자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.1. 실험제목Verilog HDL을 이용한 로직게이트 설계 ... Integration)설계 및 칩 제작 가능하고 설계회로를 제작하기 전에 회로의 동작여부를 시뮬레이션하기 위해 사용한다.Verilog HDL의 연산자는 다음과 같은 문법으로 이루어진다.산술 연산자+,`-,` TIMES ,`÷은+,-,*,/으로 사용하고관계 연산자>, ... 1Preliminary report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2

리포트 | 7페이지 | 1,500원 | 등록일 2019.03.18 | 수정일 2019.03.29

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디지털논리회로실험(Verilog HDL) - Switches, Lights, Multiplexors

a Verilog module for the three-bit wide 5-to-1 multiplexer. Connect its select inputs to switchesSW ... elect inputs-N bits ->log _{2} N selects-Like a rail yard switch-Mux Internal Design-Mux Commonly ... Together ? N-bit MuxEx) Two 4-bit inputs, A(a3,a2,a1,a0), and B(b3,b2,b1,b0)-> 4-bit 2x1 mux (just four 2x

리포트 | 6페이지 | 1,000원 | 등록일 2019.08.29

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시립대 전전설2 [3주차 예비] 레포트

전자전기컴퓨터설계실험 ⅡPre-report3주차: Logic Design using Verilog HDL1. Introduction (실험에 대한 소개)가. Purpose of ... this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방법을 배운다. 비트 단위 연산자를 이용하는 실험과 Gate Primitive를 사용 ... Backgrounds for this Lab베릴로그Verilog Hardware Description Language라고 표현합니다. "IEEE 1364로 표준화된 Verilog

리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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디시설 - 기본적인 디지털 논리회로 설계

00010010010000010000001100001000101101001111000001110000(c) (a)에서 세운 논리식을 이용해 회로를 Verilog 또는 VHDL로 표현하라.2. 다음 ... 회로에 대한 논리식을 세우고, 진리표를 작성한 후 Verilog 또는 VHDL로 표현하라.(a) 논리식X = (A+B)'Y = (B+C')'F(X, Y) = Z = [(A+B ... 을 Verilog 또는 VHDL로 표현하라.F(A, B, C) = A'·B'·C + A'·B·C + A·B·C + A·B'·C(a) 진리표ABCF

리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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[기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 결과보고서

제목Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증2. 실험목적① 1-bit Full Adder와 Half Adder의 심볼 ... 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.② 4-bit Adder를 Verilog HDL을 이용하여 설계하고, FPGA를 통하여 검증하는 방법 ... 1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA

리포트 | 6페이지 | 1,500원 | 등록일 2019.03.19 | 수정일 2019.03.29

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[기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 결과보고서

1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 ... Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증2. 실험목적① BCD code, Seven-segment display에 대한 ... display를 Verilog HDL을 이용하여 설계하고, FPGA를 통하여 검증하는 방법을 익힌다3. 실험 결과4. 고찰Seven-segment display의 원리에 대해 배우

리포트 | 3페이지 | 1,000원 | 등록일 2019.03.23 | 수정일 2019.04.01

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[기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 예비보고서

FPGA를 통한 검증자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.1. 실험제목Verilog HDL을 이용한 Full Adder ... 와 Half Adder의 설계 및 FPGA를 통한 검증2. 실험목적① Verilog 문법, initial과 always, 배열과 대한 개념 및 예시② 1-bit Full Adder ... 와 Half Adder의 심볼 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.③ 4-bit Adder를 Verilog HDL을 이용하여 설계

리포트 | 6페이지 | 1,000원 | 등록일 2019.03.19 | 수정일 2019.04.01

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시립대 전전설2 [8주차 결과] 레포트

의 동작을 익히고 Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 하고 실제 실험에서 코딩한 코드를 키박스에 넣어서 원하는 세그먼트 ... Decoder2. Materials & Methods (실험 방법)가. 실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서1) Static 7-Segment 컨트롤러 설계a ... -in-verilog-array2) Hyperlink "https://m.blog.naver.com/PostView.nhn?blogId=rlakk11&logNo

리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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디지털논리회로실험(Verilog HDL) - Adders

designed in a very similar way as the binary-to-decimal converter from part Ⅱ. Write your Verilog code ... column at a time- Compute sum, add carry to next column⑶ Create component for each column- Adds ... adder that adds like we would by hand⑵ Called a carry-ripple aadder-4-bit adder shown: Adds two 4-bit

리포트 | 12페이지 | 1,000원 | 등록일 2019.08.29

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[기초전자회로실험2] "Verilog Basic, FPGA / Shift register - FPGA" 예비보고서

1Preliminary report Electronic Engineering기초전자회로실험Verilog Basic, FPGA / Shift register - FPGA자료는 실제 ... 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. (네이버 나눔글꼴)1. 실험제목① Verilog ... Basic, FPGA② Shift register - FPGA2. 실험목적① Study the Basic Verilog, FPGA② Study the Shift register③

리포트 | 8페이지 | 1,500원 | 등록일 2019.03.25 | 수정일 2019.03.29

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디지털논리회로실험(Verilog HDL) - SR Latch, Level-Sensitive D-latch, D Flip-Flop

flip-flop.(2) Process? Create a new Quartus project? Write a Verilog file that instantiates the ... , do what we want?-How did someone come up with that circuit?Maybe just trail and error, a bit of ... , means that Q will remain 1. even when S goes 0 again. This is how the latch serves as a memory device

리포트 | 12페이지 | 1,000원 | 등록일 2019.08.29

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시립대 전전설2 [9주차 결과] 레포트

(참고문헌)1) https://stackoverflow.com/questions/29412259/how-i-can-find-maximum-number-in-verilog-array2 ... /teaching/ee2_digital/Lecture%203%20-%20Verilog%20HDL-Part%201.pdf" http://www.ee.ic.ac.uk/pcheung ... /teaching/ee2_digital/Lecture%203%20-%20Verilog%20HDL-Part%201.pdf4) http://tsuba79.tistory.com/m/entry

리포트 | 11페이지 | 2,000원 | 등록일 2019.07.29

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시립대 전전설2 [3주차 결과] 레포트

전자전기컴퓨터설계실험 ⅡPost-report3주차: Logic Design using Verilog HDL1. Introduction (실험에 대한 소개)가. Purpose of ... this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방법을 배운다. 비트 단위 연산자를 이용하는 실험과 Gate Primitive를 사용 ... 을 해야한다. Test Fixture파일에서 시뮬레이션 조건에 맞도록 파일을 수정을 해야한다. 테스트벤치에서 파일에 #100 A

리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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[기초전자회로실험2] Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

되었으며,보고서 평가 A+기초전자회로실험 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. (네이버 나눔글꼴)1. 실험제목Verilog 언어를 이용 ... 1Result report Electronic Engineering기초전자회로실험Verilog 언어를 이용한 Sequential Logic 설계자료는 실제 실험을 바탕으로 작성 ... 한 Sequential Logic 설계2. 실험결과 및 사진SR Flip-FlopT Flip-FlopD Flip-FlopSR Latch module Test Bench sourceSR Latch

리포트 | 4페이지 | 1,000원 | 등록일 2019.03.27 | 수정일 2019.04.01

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 8주차 Lab08 예비 레포트 7-segment and Piezo Control, 전자전기컴퓨터설계실험2,

실험에서는 Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 직접 설계하고 실험하여 실제 어떻게 응용되어 사용될 수 있는지 알아보 ... 를 제어하는데 사용하는 I/O는 8개이다.제어되는 7-Segment의 숫자가 늘어날 수록 사용하는 I/O 수도 많이 늘어나기 때문에, 사용하는 7-Segment의 a, b, c ... 결과본 실험은 Verilog HDL 언어를 사용하여 7-segment and Piezo Control 을 설계하는 실험이다. 7-segment and Piezo Control

리포트 | 18페이지 | 2,000원 | 등록일 2020.07.28 | 수정일 2020.09.24

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