"Verilog-a"의 검색결과 입니다.

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논리 전전설3 FPGA 시립대 논리회로 디지털논리설계 7segment verilog 시계 verilog 엘리베이터 논리설계및실험

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"Verilog-a" 검색결과 21-40 / 430건

[검증된 코드 & 복사가능, 학점A+] 전전설2 3.Basic Gates - 예비+결과+성적인증 (서울시립대)

implementation: ‘Verilog Module’.Program the module and Synthesize-XST.Add a new source for simulation ... 실험 내용1.EquipmentHBE-Combo-II-SEISE Project Navigator (Xilinx)2.ProcessesAdd a new source for ... : ‘Verilog Test Fixture’.Modify the inputs of the test bench.Run ‘Simulate Behavioral Model’.Add a new s

리포트 | 21페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.12

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전전설2 3주차 실험 결과레포트

Verilog HDL2. 실험목적 : 여러가지 Verilog HDL 언어의 기본 사용법을 익힌다.- 비트 단위 연산자를 이용하는 방법- Gate Primitive를 사용하는 방법 ... 자료 Verilog-HDL 문법 pdf 자료를 읽으시오.Verilog에서 다음의 constant의 의미와 실제로 비트로 표현했을 때 어떻게 나타나는지 조사하시오.Verilog HDL ... 실험3. Basic Gates in Verilog결과보고서담당 교수 : 교수님학과 : 전자전기컴퓨터공학부학번 :이름 :제출한 날짜 :1. 실험주제 : Introduction to

리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

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크기비교기 verilog 설계

제목 - 크기비교기 설계실습 목적크기 비교기 회로는 두 수 중에서 한 수가 크고, 같고, 작다는 것을 결정하는 회로이다. 이 회로는 조합논리회로이며 두 수를 비교한다. 입력 a ... 와 b는 서로 상대적인 크기를 결정하여 a>b, a=b, a

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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충북대 디지털시스템설계 결과보고서1

, 입력 2, 입력 3) 순으로 작성한다.Data-flow modeling마찬가지로 input은 A, B, Ci이고 output은 S, Co이나 Structural modeling ... , 20ns마다 반복됨을 알 수 있다.5. 비고 및 고찰이번 실험은 1-bit Full Adder를 verilog로 design 해보는 실험이었다. 프로그램 사용이 아직 미숙 ... 은 ppt를 참고하였기 때문에 실험 결과는 의도한 대로 제대로 나올 수 있었다. 이번 실험을 통해 verilog의 modeling 방법인 Structural modeling과 Data

리포트 | 3페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab05(예비) / 2021년도(대면) / A+

Pre-reportCombinational Logic 2날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용 ... ) 교안의 1:4 Demux의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.- , , ,(5) 모든 실습에 대하여 Verilog HDL 코딩 ... odeTestbench(6) 다음 코드를 보고 회로 분석을 수행하시오.(7) 다음 코드를 보고 회로 분석을 수행하시오.- input은 A, B이고 output은 Q이며 S는 selection

리포트 | 13페이지 | 2,000원 | 등록일 2022.07.16

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서울시립대 전전설2 Lab-03 결과리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ결과리포트Lab-03 Basic Gates in Verilog작성일: 20.10.021. 실험목적Verilog HDL의 기본 사용법을 익히고 비트 단위 연산 ... ource type은 HDL을 선택한다.2. 생성된 “xc3s200-4pq08” 디바이스를 우클릭하여 new source를 누른다.3. source type은 verilog ... x는 unknown bit이다. ‘01x’로 표현된다.- 4’h4 : hexadecimal(16진수) 4가 4bit로 표현된다. 따라서 ‘0100’으로 표현된다.4. Verilog

리포트 | 19페이지 | 1,500원 | 등록일 2021.09.10

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab07(예비) / 2021년도(대면) / A+

Pre-reportSequential Logic 2날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential ... 에서 FSM에 기반한 객체를 만든다면 안정적인 작동을 보장할 수 있는 장점이 있기에 FSM을 사용한다.a. 구성 블록- 다음 상태를 결정하는 조합회로 블록- 현재 상태를 저장하는 순 ... 는 로직이다.④ Line 78~95: state를 LED에 볼 목적으로 구성된 로직이다.- 상태 천이도(Mealy machine)(2) Draw a state diagram and

리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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정실, 정보통신기초설계실습2 9주차 결과보고서 인하대

실험 결과 보고서(9주차)실험 제목 : 가산기, 감산기 회로실험실험 목적 : Verilog를 사용해 full 가산기, 감산기를 설계하고 n-bit 가산기, 감산기를 구성해본다 ... : Full subtractorFull adder입력신호출력신호A (피가수)B (가수)C0 (자리올림수)S (합)C (자리올림수)0 ... *************00110110010101011100111111표 SEQ 표 \* ARABIC 1 : Full adder의 진리표표1은 A, B, C0의 입력을 받은 Full adder의 진리표이다. 비트의 대수를 생각해보

리포트 | 5페이지 | 1,500원 | 등록일 2021.08.31

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디지털시스템설계실습 논리게이트 결과보고서

Verilog 또는 VHDL 템플릿에 따라 설계한다.2.연습문제1번 다음 그림과 같은 회로에 대해 답하라.(a) 다음 지점의 논리식을 표현하라.W = A’B’C’X = AB’C’Y ... 00010010010011010000001100001000101101000011000001110000(c) (a)에서 세운 논리식을 이용해 회로를 Verilog 또는 VHDL로 표현하라.2번 다음 회로에 대한 논리식을 세우고, 진리표를 작성한 후 ... Verilog 또는 VHDL로 표현하라.X = (A+B)’Y = (C’+B)’Z = ((A+B)’(C’+B)’)’ABCXYZ

리포트 | 6페이지 | 1,000원 | 등록일 2021.04.16

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2022년 상반기 LG디스플레이 반도체/디스플레이 합격자소서

+, 융합캡스톤디자인 A0"프로젝트 내용 및 역할"1 mu0 프로세서, 메모리 설계- Verilog HDL을 이용한 가상 프로세서와 메모리 설계 개인 프로젝트. 코드 상으로 프로세서 ... Q. 지원 직무와 관련된 수강 과목 및 경험을 간략하게 기술하여 주시기 바랍니다."학교수강교과목"1 프로그래밍- 자료구조 A+, 고급프로그래밍 A-, 알고리즘 A-, 운영체제 A ... +2 HDL, FPGA 설계- 디지털공학실험 B+, 디지털시스템설계 A-, IoT실험 A+, SoC설계 A+3 기타 심화 과목- 멀티미디어융합기술 A+, 마이크로프로세서응용 A

자기소개서 | 3페이지 | 3,000원 | 등록일 2022.11.08

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디지털 공학 실험 XILINX 결과레포트 7-segment

1. 실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(7-segment)]2. 실험 결과3. 고찰이번실험은 verilog를 사용하여 7-s ... egment 코드를 작성하고 FPGA board를 통해 검증을 하는 실험이었다. bcd to 7-segment 란 binary decimal code를 통하여 display 에 0~9 ... 까지의 숫자를 표시할 수 있는 기능이다. ‘디지털 공학’ 수업에서 배운 karnaugh map을 이용하여 숫자의 각 획을 구성하는 a~g에 대한 논리식을 간소화 시켜서 원하는 기능

리포트 | 4페이지 | 1,000원 | 등록일 2021.06.21

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논리회로설계실험 4주차 MUX 설계

= s1s0’AOut4 = s1s0A이렇게 구한 Boolean expression은 dataflow modeling과 gate-level modeling으로 구현할 때 사용할 수 있 ... :1EMUX를 gate-level modeling으로 구현한 코드이다.마찬가지로 Boolean expression Out1 = s1’s0’A, Out2 = s1’s0A, Out3 ... 의 modeling 방법과 skeleton code를 참고하여 구현하는 것이다. 이때 구현은 세가지 방법 중에서 교안에 나오지 않은 dataflow modeling과 gate-level

리포트 | 8페이지 | 3,000원 | 등록일 2023.09.11

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BCD가산기 verilog 설계

한다.실습 내용실습결과Verilog설계- BCD 가산기의 Verilog 코드 기술BCD_ADDERtb_BCD_ADDERmodule BCD_ADDER(A,B,C,RESULT ... ");$dumpvars(-1,tb);$monitor("%b",RESULT);endinitialbeginA=1; B=3;#50 A=4; B=4;#50 A=9; B=5;#50 A=9; B=9;#50;endendmodule- 시뮬레이션 과정 ... );input [3:0] A;input [3:0] B;output C;output [3:0] RESULT;reg [4:0] mid_sum;assign RESULT = mid_sum[3:0

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab08(예비) / 2021년도(대면) / A+

Pre-reportPeripherals날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 ... -Segment 회로를 나타낸다.a. 7-Segment Decoder 진리표b. Dynamic 7-Segment (FND array)- Static 7-Segment의 구조를 제어하기 ... 시뮬레이션을 수행하시오.a. [실습 1] 4-bit up counter의 출력 값을 single FND에 표시하시오.Source codeTestbenchPIN testbench

리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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[WEST프로그램] 2024중기 합격자 Resume (CV)

NAMEI am a twenty-two-year-old versatile student with communication skills and a solid foundation ... of Hawai’I West O’ahu] 01/2022 – 01/2022Honolulu, United statesParticipated in a three-week ... military operationsParticipated in a three-week field training exercise simulating wartime conditions

자기소개서 | 2페이지 | 4,000원 | 등록일 2025.01.09

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LG전자 VS본부 HW설계 합격 자기소개서

, Protocol을 학습한 후 Verilog를 이용하여 APB-based IP를 설계했습니다. 이후 RISC-V eXpress를 이용하여 프로세스 기반을 만든 후 완성된 SoC 플랫폼 ... Verilog C 언어와 Spice 프로그램 활용에 큰 도움이 되었습니다.전자회로 3학점 4.5 / 4.5DEM, SSPAC와 같은 Calibration 기법을 통해 회로 작동 오차 ... 를 줄이는 방법을 배우고, A/D, D/A 컨버터에서 SINAD, SFDR, ENOB를 통해 컨버터의 성능 판단과 그 근거에 대해 배웠습니다. 이후 Virtuso를 이용하여 CMOS

자기소개서 | 4페이지 | 3,900원 | 등록일 2023.06.01

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab05(결과) / 2021년도(대면) / A+

Post-reportCombinational Logic 2실험날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용 ... 을 확인하는 모습 (좌측 상단에서부터 차례로 입력 a[1:0]의 값이 00, 01, 10, 11)- 실험 결과: 입력은 A0(Button SW1), A1(Button SW2) / 출력 ... 하는 모습 (좌측 상단에서부터 차례로 입력 값이 A0, A1, A2, A3)- 실험 결과: 입력은 A3(Button SW1), A2(Button SW2), A1(Button SW3

리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] A+ 전자전기컴퓨터설계2(Bcd converter 코드포함) 5주차예비레포트

Excess-3 Code Convertor를 설계하시오.입력 A : BUS Switch출력 Q : LED 1~8배경설명아래보는거처럼 4bit 기준으로 K MAP을 이용해서 식을 도출 ... 해내자K-MAPOUTPUT=> 4bit converter(bcd to excess 3) module=> 8bit로 확장=> verilog text=> simulation=> ucf(PIN 설정] ... 명령문 밖에서 output을 받게 해주어야한다.1) 디코더-해독기-임의의 입력 번호에 대응하는 출력만을 활성화 시킴.-N비트 2진 입력 신호를 M개(2N개)의 출력 신호로 변환

리포트 | 14페이지 | 1,000원 | 등록일 2021.12.30

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시립대 전전설2 Velilog 결과리포트 3주차

Modeling)6. 토의7. 결론8. 참고 문헌1. 실험 목적- Xilinx ISE 프로그램의 Verilog를 이용하여 로직 게이트를 설계하고 프로그래밍 해본다.2. 배경 이론2 ... Adder (Gate Primitive Modeling)- 시뮬레이션 결과Functional simulation- CodecodeCode 설명full_adder_GPM (a, b, c ... _adder (a, b, cin, s, cout); 으로 순서대로 작동하며, s0, s1, s2, s3, cout을 출력한다.- 실측결과- Cout 을 6번 LED로 설정해주고 S [3

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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fpga bcdconverter

CodeSimulation Result다음과 같은 결과가 나왔다.Discussion. - Verilog Coding을 시작하기 전 작성한 Block Diagram- 작성 ... 에 입력 되었을때 출력에unknown 신호가 들어가게 설정하였다.- 작성한 Test Bench Code가 어떤 동작을 하는지?입력을 8bit크기의 a, 출력을 3bit 크기 ... tens=4 units=9Discussion. - Verilog Coding을 시작하기 전 작성한 Block Diagram7개의 모듈로 bcd output을 찾을수 있다.- 작성

리포트 | 20페이지 | 2,000원 | 등록일 2021.05.05

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