"Verilog-a"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

논리 전전설3 FPGA 시립대 논리회로 디지털논리설계 7segment verilog 시계 verilog 엘리베이터 논리설계및실험

판매자 표지는 다운로드시 포함되지 않습니다.

"Verilog-a" 검색결과 61-80 / 430건

판매자 표지

현대케피코 연구개발 직무 첨삭자소서

현대케피코 - R&D 자기소개서 항목자신의 성격 및 재능 또는 지식 ( 1000byte )관심분야 및 희망 직무 ( 1000byte )어려움을 극복하고 이루었던 성취 경험 ... 대신 First Mover가 되려고 노력했습니다. 이 노력은 Verilog HDL을 사용하는 하드웨어 설계라는 과목에서 교수님이 내주신 기말 프로젝트에 빛을 발했습니다.당시 저 ... 는 타 인원들과 차별화될 수 있는 프로젝트를 준비하려고 했었고, 수업 시간에 배우는 Verilog HDL이라는 프로그램에만 집중하는 것을 알았습니다. 그래서 저는 한백전자에서 제공

자기소개서 | 10페이지 | 3,000원 | 등록일 2023.02.03

다운로드 장바구니
시립대 전전설2 Velilog 결과리포트 7주차

을 동시에 작동하게 하는 설계를 하는 것을 목적으로 한다. 두 가지 과제를 설계해봄으로써 7-Segment와 Piezo의 사용법과 더 자세한 verilog code사용법을 배우는 데 ... Verilog HDL 실습 8주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 목적이번 실험은 HBE-COMBO II 내에 있는 7-Segment에서 간단한 수 표현에서부터 자리를 바꾸는 설계, Piezo의 주파수에 따라 달라지는 음계를 설계해보고 이 둘

리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

다운로드 장바구니
서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)

하시오. 판간색 글자에서 output = 1- 테스트 입력: abaabaaabaabbabaa…- state0: 초기상태 / state1: 패턴의 첫 ‘a’가 입력된 상태…state ... 이 검출된 상태이다. 좀 더 자세히 나타내어 입력을 2-bit로 나타내고 a를 ‘입력 1/0’, b를 ‘입력 0/1’, 그리고 ‘0/0’, ‘1/1’등 추가로 있을 수 있는 입력 ... 으로 디자인하시오. 이 때 Module Instantiation 방식을 통해 [실습0] 회로를 사용한다.- clk = 1kHz, 출력은 LED1- button SW1 입력시 ‘a’ 입력

리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10

다운로드 장바구니
[서울시립대] 전자전기컴퓨터설계실험2 / Lab07(결과) / 2021년도(대면) / A+

Post-reportSequential Logic 2실험날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential ... 라, 프로그래밍에서 FSM에 기반한 객체를 만든다면 안정적인 작동을 보장할 수 있는 장점이 있기에 FSM을 사용한다.a. 구성 블록- 다음 상태를 결정하는 조합회로 블록- 현재 상태를 저장 ... 었다. (상태천이도 포함)- [실습 1]의 a. Moore machine의 장비 동작 확인 과정에서 처음 reset버튼을 누르면 LED9가 켜졌다 꺼진 뒤 LED10이 켜지는 것을 확인

리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

다운로드 장바구니
기초전자회로실험 - FPGA Board를 이용한 FSM 회로의 구현 예비레포트

복잡한 기능이나 패턴을 가진 회로의 기능을 verilog로 구현하자.2) 만약에 FPGA보드를 사용한다면, verilog로 구현한 가상회로를 주입하여 FPGA의 실제동작을 확인해보 ... 고 있다. FSM을 설계하는 과정은 먼저 문제를 정의하고 각 상태에 이진 값을 정의한다. (ex) 0: 전원 켜는 중, 1: 작동 중 등) 그리고 State Table와 K-Map 등 ... 을 활용하여 최적화한다. 마지막으로 최적화된결과로 적절한 논리 회로도를 설계한다. [2]2. 링 카운터와 존슨 카운터의 구성:(1) 링 카운터의 특징 :상태Q(A)Q(B)Q(C)Q

리포트 | 8페이지 | 2,000원 | 등록일 2021.02.27

다운로드 장바구니
시립대 전전설2 Velilog 예비리포트 4주차

-bit Comparator참고 문헌1. 실험 목적- Xilinx ISE 프로그램에서 Verilog를 이용하여 연산회로를 설계하고 프로그래밍 해본다.2. 배경 이론- 연산회로(1) 덧셈 ... 개의 input이 A와 B일 때, A-B는 A+(-B)와 같다. 즉, XOR게이트를 아래 그림과 같이 이용하여 가산기에서 사용한 자리올림의 입력비트 Cin을 1로 넣어주면 B ... 의 값은 B’이 되어 결국 A-B를 수행하게 된다.3. 실험 장비 및 부품(Materials of the Experiment)1) 장비노트북Xilinx ISE 프로그램HBE-Combo

리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

다운로드 장바구니
서울시립대 전전설2 Lab-04 결과리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ결과리포트Lab-04 Combinational Logic-1작성일: 20.10.101. 실험목적Verilog HDL을 사용해 비교기 등 ... constraints file을 만들고 다음과 같이 연결하여 동작을 확인한다.a, b : Button SW 1, 2 / c, s : LED 1, 2- full_adder 프로젝트 ... 어 아래와 같이 연결 후 동작 확인한다.a, b, cin : button SW 1, 2, 3 / cout, s : LED 1, 24. Combo box로 동작 확인한다.

리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

다운로드 장바구니
7세그먼트FND디코더 verilog 설계

제목7-세그먼트 FND 디코더 설계실습 목적하나의 7-세그먼트 FND는 한 자리의 16진수를 출력할 수 있다. FPGA에서 한 자리의 16진수는 4비트에 저장되며, 7-세그먼트 ... 에 출력하려면 디코딩해야한다. 이 실습에서는 스위치 입력으로 저장된 0x0~0xF사이의 한 자리 16진수를 한 자리 7-세그먼트에 출력하고, 8비트의 슬라이드 스위치로 입력된 두 ... 자리 16진수를 출력하기 위해 디코더를 설계한다,실습 내용실습결과논리식공통 음극 방식 7-세그먼트 디코더 진리표10진수입력(bcd[3:0])출력(fnd_data[7:0])bcd[3

리포트 | 4페이지 | 2,000원 | 등록일 2020.12.19

다운로드 장바구니
[서울시립대] 전자전기컴퓨터설계실험2 / Lab08(결과) / 2021년도(대면) / A+

Post-reportPeripherals실험날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 7-segment, Piezo 등 ... -Segment 회로를 나타낸다.a. 7-Segment Decoder 진리표b. Dynamic 7-Segment (FND array)- Static 7-Segment의 구조를 제어 ... 는 과정에서 Schematic에서 설정한 포트의 이름을 같게 해 주어야 하고, 대소문자까지 꼭 확인하여 할당하여야 제대로 된 동작을 한다.5. Conclusion- Verilog

리포트 | 17페이지 | 2,000원 | 등록일 2022.07.16

다운로드 장바구니
Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 7segment(fnd)

-실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(ALU, BCD-to-7segmemt)]-관련 이론1. ALU(Arithmetic Logic ... 십진코드(BCD)라고 부른다. 2진수 네 자리를 묶어 십진수 한 자리로 사용하는 기수법이다.3. 7-segment7세그먼트 표시 장치는 7개의 선분(획)으로 구성되어 있으며, 위 ... 가 가능하다.7세그먼트 표시 장치의 각 획은 맨 위쪽 가로 획부터 시계 방향으로, 그리고 마지막 가운데 가로 획까지 각각 A부터 G까지의 이름으로 불린다. 소수를 나타내기 위해서 숫자

리포트 | 5페이지 | 1,000원 | 등록일 2021.06.20

다운로드 장바구니
판매자 표지

캡스톤 발표 자료

ﬁrst implement a lookup table-based Verilog A device model. Hybrid GAA(TFET + MOSFET) PROCESS 04 Schematic of ... proposal presentation, TFET is a promising candidate for ultralow-power(ULP) applications. TFET is ... . H. Morris, U. E. Avci , and I. A. Young, “Variation-tolerant dense TFET memory with low Vmin

리포트 | 17페이지 | 10,000원 | 등록일 2023.06.22

다운로드 장바구니
인하대 컴퓨터구조론 과제 mips pipeline 설계

OPrsrtrdsa90025602AR-type$1$5$60slt·00A1682AR-type$5$1$130slt·00047082R-type$4$7$21srl·8C0F0004lw$015···4AC0F ... and·00434025R-type$2$3$80or·202A0006addi$1$10···608000001jtarget address : 0000 0000 0000 0000 0000 ... 컴퓨터 구조론 과제Verilog를 사용한 MIPS의 Pipeline 구현⑴ Vivado를 이용하여 MIPS의 Pipeline 모델이 어떻게 수행되는지 분석1. ALU.VALU

리포트 | 10페이지 | 2,000원 | 등록일 2021.04.01

다운로드 장바구니
시립대_전전설2_Velilog_예비리포트_7주차

Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 라는 Input이 추가되어 Reset = 1이 될 경우 Output이 0이되는 카운터 이다.(3) Serial I/O BCD to Excess-3 Code Converter5, 6주차 실험 ... 에서 진행하였던 BCD to Excess-3 Converter의 입력과 출력 모두를 직렬로 입력하고 나오게끔 하는 회로이다. 이를 진행하기 위해서는 Mealy Machine

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

다운로드 장바구니
판매자 표지

LG에너지솔루션 BMS HW 합격 자기소개서

- A/D, D/A 컨버터에서 SINAD, SFDR, ENOB의 중요성와 DEM, SSPAC와 같은 Calibration 기법을 통해 오차를 줄이는 방법에 대해 학습- 이후 ... 수업 프로젝트수업명: ASIC 설계주제: Verilog를 이용하여 APB-based IP 중 SIMD_single instruction multiple data 설계 및 검증기간 ... : 2021.09 ~ 2021.12활동내용:- MMIO, Protocol을 학습한 후 Verilog를 이용하여 APB-based IP를 설계- 가속기 IP인 SIMD를 직접 설계

자기소개서 | 5페이지 | 3,900원 | 등록일 2023.06.01

다운로드 장바구니
판매자 표지

NAND게이트 자세히 설명하고 NAND게이트를 사용하는 이유 NAND 와 NOR 게이트로 회로를 구성하는 경우가 많은데 어떤 점 때문인지

and D. M. Harris, "CMOS VLSI Design: A Circuits and Systems Perspective," 4th Edition, Addison-Wesley ... the Verilog HDL," 5th Edition, Prentice Hall, 2012.[2] S. Brown and Z. Vranesic, "Fundamentals of ... Digital Logic with VHDL Design," 3rd Edition, McGraw-Hill, 2008.[3] R. S. Muller, T. I. Kamins, and M

리포트 | 3페이지 | 2,500원 | 등록일 2023.04.05

다운로드 장바구니
2023상반기 현대자동차 R&D 합격 자소서

을 위한 도전 : 비건 소비자 분석 프로젝트 참여, 우수 참가자상 수상>C사 리모트 인턴십에 참가해 2개월간 Python을 이용한 전처리와 시각화 업무를 수행했습니다.첫 시도한 K ... ) 디지털 시스템 설계 A+ : VHDL을 이용해 디지털 시계 entity와 내부 아키텍처 개발을 한 학기 간 수행했습니다. 플리플랍과 같은 내부구조에서 일어나는 타이밍 이슈에 대한 ... 이해를 길렀습니다. 발생하는 에러들을 word파일로 정리하여 동일 에러 발생 시 빠르게 해결 했습니다.2) 디지털 회로실험 A0 : 한 학기동안 FPGA구조를 설계

자기소개서 | 3페이지 | 3,000원 | 등록일 2023.07.12

다운로드 장바구니
인하대 컴퓨터구조론 과제3 mips multicycle verilog

컴퓨터 구조론 과제Verilog를 사용한 MIPS의 Multicycle 구현⑴ Vivado를 이용하여 MIPS의 Multicycle 모델이 어떻게 수행되는지 분석1. ALU ... ALU가 brach target address를 계산하고 이를 ALUOut에 저장한다. 또한, rs register의 데이터를 읽어 A register에 저장, rt register ... 의 데이터를 읽어 B register에 저장한다. 그리고 State 1에서 Opcode의 값에 따른 명령어의 다음 State가 결정된다.R-type instruction: 명령어

리포트 | 8페이지 | 2,000원 | 등록일 2021.04.01

다운로드 장바구니
2023상반기 DN솔루션즈 최종합격 자소서(+면접후기)

를 설계했습니다. 하드웨어 설계 시 일어날 수 있는 timing 이슈에 대한 문제해결 역량을 길렀습니다.2) 디지털 회로실험 A0설계도에 따라 Verilog를 이용해 4비트 계산기 ... 23상반기 최종합격 자소서+ PT면접, 임원면접후기DN솔루션즈R&D – 전기/전자DN솔루션즈 R&D-전기/전자(최종합격)DN솔루션즈에 지원한 이유와 입사 후 회사에서 이루고 싶 ... 하고 싶습니다.지원 직무와 관련하여 본인이 지금까지 준비한 사항과 보유하고 있는 경험을 기술하세요.1) 디지털 시스템 설계 A+VHDL을 이용해 디지털시계 entity와 내부 아키텍처

자기소개서 | 4페이지 | 5,000원 | 등록일 2023.07.12 | 수정일 2023.08.26

다운로드 장바구니
논리회로설계실험 5주차 Encoder 설계

modeling, gate-level modeling 이 세가지 모델링 방법으로 구현하는 것을 목표로 한다. 강의시간에 다룬 4:2 encoder의 modeling 방법을 참고하여 구현 ... 에 의거하여 output을 출력하는 것이다. 간단한 동작 예시를 들어보자. input으로 d, c, b, a 값이 4’b0101으로 입력되면, true인 bit가 두개이지만 상위 비트 ... = d + bc’3) Verilog Implementations(코드 실행)4:2 Priority Encoder를 behavioral modeling, dataflow

리포트 | 6페이지 | 3,000원 | 등록일 2023.09.11

다운로드 장바구니
2023상반기 LG전자 합격 자소서

2023 상반기 합격 자소서LG전자H&A사업본부-전기/전자LG전자 H&A사업본부-전기/전자1. 지원직무와 관련 있는 전공 혹은 교양 수강과목 (500자 ~ 1000자)1 ... 는 회로 검증 시 나타나는 각종 이슈를 찾아 해결하는 엔지니어 업무에 꼭 필요하다고 생각합니다.3) 디지털 회로실험 A0설계도에 따라 Verilog를 이용해 4비트 계산기를 설계 ... ) 아날로그 회로실험 A+브레드보드에 R, L, C 소자 및 MOSFET, BJT를 이용해 필터회로와 증폭기를 설계 하고 오실로스코프로 회로 동작을 테스트했습니다. 각 소자의 동작원리

자기소개서 | 4페이지 | 3,000원 | 등록일 2023.07.12

다운로드 장바구니

이전10개 1 2 345 6 7 8 9 10 다음10개

파워링크

신청하기