"Verilog-a"의 검색결과 입니다.

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논리 전전설3 FPGA 시립대 논리회로 디지털논리설계 7segment verilog 시계 verilog 엘리베이터 논리설계및실험

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"Verilog-a" 검색결과 201-220 / 430건

전기전자기초실험 Flip-flop and Counter Design 결과레포트 (영어)

-fop1) Verilog HDL source codemodule JK(J, K, reset, clk, Q, QN); //module JK flip-flopinput J, K ... TOGGLE2. Synchronous mod-10 Countermodule mod_10_counter(clk, reset, A, B, C, D, AN, BN, CN, DN ... , reset, clk, A, AN); // 1st JK flip-flopJK JK2(i1, w1, reset, clk, B, BN); // 2nd JK flip-flopJK JK3

리포트 | 8페이지 | 1,000원 | 등록일 2017.12.01

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전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습 [예비레포트]

Full Adder를 이용하여 4-bits Ripple Carry Full Adder를 설계하시오.입력 : A[3:0] -> Bus 스위치 1~4 [MSB가 왼쪽]B[3:0] ... 그림 SEQ 그림 \* ARABIC 23 1-bit Full Adder 포트이름 및 핀번호 입력 코드New source 에서 Verilog Test Fixture 선택올바른 ... Verilog 코드 작성 후(그림24, 25) 저장 및 시뮬레이션(그림26)그림 SEQ 그림 \* ARABIC 24 1-bit Full Adder Test Bench 코드_1그림 SEQ

리포트 | 27페이지 | 1,000원 | 등록일 2017.10.19

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전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습4 [예비레포트]

[06주차] PreLab Report- Title: VerilogHDL 실습 -담당교수담당조교실험일2016.10.17(Monday)학번2013440043이름문범우목차1 ... . Introduction (실험에대한소개)‥‥‥‥‥‥‥‥‥‥‥‥2-4가. Purpose of this Lab‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 2나. Essential ... Backgrounds (Required theory) for this Lab ‥‥‥‥‥‥‥‥‥2-42. Materials & Methods (실험장비및재료와실험방법) ‥‥‥5가. 실험을통해구하

리포트 | 15페이지 | 1,000원 | 등록일 2017.10.19

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전기전자기초실험 Combination Logic Circuit Design 결과레포트 (영어)

. A to D) Get its True/False table.NumberBCD input7-Segment outputNo.DisplayABCDabcdefg ... ;endcaseendendmoduleThe simulation of 4 to 1 MUX verilog source0~200ns200ns~500ns500ns~800ns800ns~1000nsS (S ... 'b1)XYZ=3'b000;endendmoduleThe simulation of 8 to 3 Encorer verilog source0~100100~200200~300300

리포트 | 7페이지 | 1,000원 | 등록일 2017.12.01

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A+ 디지털 시스템 실험 기본적인Combinational Circuit <3주차 예비보고서>

Combinational Circuit① Decoder 설계② Binary-to-BCD Convertor 설계실험목표① 2-to-4, 3-to-8 라인 디코더를 설계한다.② Binary-to-BCD ... 는 2ⁿ개보다 적게 된다. 여기서 설명되는 디코더는 n * m (n-to-m line) 디코더라 불리어진다. 이 때, m≤2ⁿ이다. 디코더는 n개의 입력 변수에 대해 n개 변수로 된 ... 2ⁿ(또는 적은)개의 minterm들을 생성하는 데 그 목적이 있다.그림 1 그림 1 (a)를 보게되면 만일 A=0이면 D _{0}=1,D _{1}=0이다. A=1이면 D _{0

리포트 | 5페이지 | 1,000원 | 등록일 2017.01.03

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디지털 시스템 실험 RAM(Random Access Memory) 예비보고서

)이라 한다. Verilog로 작성되는 RAM은 Flip-flop으로 구성하므로 SRAM이라고 할 수 있다. SRAM 기억장치의 기본 단위는 하나의 비트(bit)를 기억하는 회로 ... 을 'out_data' 로 출력하는 기능이다.3. Verilog 문법3.1 If-else 구문조건문은 기술된 조건에 따라 다른 문장을 실행할 때 사용한다. 기본적인 형대는 If-else ... 에 관계없이 A3~A0이 지정된 어드레스의 내용이 Q3~Q0으로 출력되게 하고, RD=1 이면 Q3~Q0은 하이 임피던스가 되게 한다.16x4 RAM의 Verilog Code를 작성

리포트 | 5페이지 | 1,000원 | 등록일 2016.04.08

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FINAL Project booth multiplier 와 carry Look ahead adder를 이용한 자판기 설계

카운터, 가산기, 감산기, Multiplier,와 Sequential 로직을 통합적으로 이용하여 verilog 설계를 해보는데 목적을 두었습니다. 그 중에서도 Multiplier ... 는 booth 알고리즘을 통하여 설계하고 adder는 carry look ahead adder를 설계한 후 array Multiplier와 carry-ripple adder ... multiplier(5)DE-70 보드에서의 동작DE2-70표현내용HEX0-3입력한 금액과 잔액HEX4사려는 상품의 개수HEX5-7사려는 상품의 가격SW[0-3]동전의 종류(50,100,500

리포트 | 22페이지 | 5,000원 | 등록일 2018.04.04

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VHDL에 의한 논리 시스템 해석 및 설계

). HDL Design : HDL과 software를 이용하여 설계를 자동화함. Size : 100,000 gate 이상주요 HDL에는 다음이 있다.가. Verilog-HDL논리 ... 로 표현된 것이 ‘예상되는 동작은 어떤것인가’ 하는 문서 기록으로 사용할 수 있을 것이다.디지털회로 설계 방법은 다음과 같이 진화하였다.1970년대 - 수작업. CAD (Computer ... Aided Design : 컴퓨터를 이용한 회로 설계) Layout Design : 수작업에서 SPICE 검증 단계로 발전. Size : 1,000 gate 이하1980년대

리포트 | 38페이지 | 5,000원 | 등록일 2017.12.30

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디지털 시스템 실험 Latch & Flip-Flop 예비보고서

______________________________________________2. D Flip-flop을 설계한다.앞서 만든 SL latch 3개를 이용한 D Flip-flop의 Verilog Code를 작성 ... ________________________________________________________3. JK Flip-flop을 설계한다.앞서 만든 D Flip-flop을 이용하여 JK Flip-flop의 Verilog Code ... ____________________________________________________________________4. BCD Ripple Counter를 설계한다.JK Flip-flop 4개를 이용하여 BCD Ripple Counter의 Verilog Code를 작성해 보

리포트 | 6페이지 | 1,000원 | 등록일 2016.04.08

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HBE-ComboⅡ-SE 보드, Xilinx 스파르탄3 FPGA 칩, ISE 디지털 디자인 툴

disappearsEnter text description - VHDL (.vhd), Verilog (.v)Verilog & VHDLVHDL- VHSIC Hardware ... 의 전화번호 앞의 3자리를 제외하고 나머지 8자리의 숫자를 2자리씩 SUM71165905F(16) -F(16) -Cin(본인의 경우엔 Z)F(16) -A(16) -Cin(본인의 경우 ... (2) = 0101(2)F(16) -F(16) -Cin(본인의 경우엔 Z)이론실험F(16) + F(16) = 1111(2) + 1111 (2) = 1111F(16) -A(16)

리포트 | 23페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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Full CPU 설계 프로젝트-Verilog HDL code 포함

가 발생한 경우)- Register는 Verilog 코드 파트에서 설명2) Thumb 모듈- Input//clk : 클락을 정의reset_n: active_low 신호로서 리셋버튼 ... 에 결과값 55가 저장되야 함.2)-1 결과가 Data Memory에 저장된다.4. A synthesis result and Logic schemetic5. Implementation ... result----------------------------------------------------6. Verilog Code and DescriptionMAIN CODE

리포트 | 29페이지 | 5,000원 | 등록일 2016.06.25

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디지털시스템실험, Verilog를 이용해 BCD to 7 segment를 통한 계산기 설계 및 구현, FPGA보드 결과 포함

7-segment와 10의자리 7-segment 2개로 숫자를 표현하는 과정이다.1. Line decoder의 Verilog 코드이다.2. Line decoder 5개를 중첩 ... 를 algorithm적으로 4bit 숫자 2개 A, B가 있다면 if...else문을 이용하여 A-B>4'b000 이면 그대로 사용하고 A-B ... 구현실험목표1. BCD 입력을 7-segment로 출력하는 디지털 회로 설계2. Clock을 이용하여 7-Segment를 순차적으로 표현하는 Controller 구현3. 가산기

리포트 | 5페이지 | 2,500원 | 등록일 2015.12.05 | 수정일 2018.05.23

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판매자 표지

전자전기컴퓨터설계실험2(전전설2)2주차예비

=0A=1 B=1 S=0 C=12. Module Instance Symbol로 1-bit Full Adder 설계하시오Module Instance SymbolA=0 B=0 C(i ... B=1 C(i)=0 S=0 C=1A=0 B=1 C(i)=1 S=0 C=1A=1 B=1 C(i)=1 S=1 C=13. 4-bits Ripple Carry Full Adder를 설계 ... 가산기의 verilog이다. 다음의 그림에서 빨간 네모 안의 값은 초기값을 의미하는데 그 후 임의로 값을 설정 가능하다. 예를 들어 왼쪽의 그림은 초기값이 a,b,c =0 이고

리포트 | 12페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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Sequential Logic Design Ⅰ Flip-Flop, Register and SIPO

Pre-Lab Report- Title: Lab#06 Sequential_Logic_Design_Ⅰ@ Flip-Flop, Register and SIPO -담당 교수담당 조교실 ... 된 래치의 동작S-R 플립플롭 : S-R 래치에 클럭의 입력이라는 부분을 추가한 회로J-K 플립플롭J=K=1인 조건에서 모호한 출력상태를 갖지 않는 다는 동작을 제외하고, S-R ... 여 수행하는 동작을 데이터 전송(Data transfer)라고 함.병렬 데이터 전송레지스터 A : 4개의 A3, A2, A1, A0 플립플롭으로 구성되어 있음.레지스터 B : 4개

리포트 | 13페이지 | 1,000원 | 등록일 2016.04.06

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서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06-Post

를 toggle하고 싶을 경우, GPIO->ODR^=CNT; 단, CNT로 define된 bit는 CNT를 enable하는 bit여야한다.Reference교안 – Verilog ... -Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... Post-lab Report전자전기컴퓨터설계실험Ⅱ7주차. Sequential Logic Design, Flip-Flop, Register and SIPO실험 날짜2016. 10

리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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논리회로실험) 부울대수의 간소화(2) 예비보고서

예 비 보 고 서5주차실험 4 : 부울대수의 간소화(2)-Verilog HDL code 이용1. 실험 목적- 부울대수를 Verilog HDL의 형태로 표현하는 방법을 이해한다. ... - Verilog HDL code로 Quartus II를 이용하여 합성하고 Programming 하는 방법을 이해 한다.2. 기본 실험 이론1) Verilog HDL 이란 ?? ... - Verilog Hardware Description Language ( 하드웨어 기술 언어 )- 전자회로에 대한 구성과 설계, 동작 구현과 그 검증에 용도가 있다.- C언어와 비교

리포트 | 4페이지 | 2,000원 | 등록일 2014.01.06

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Lab#02 [HBE-ComboⅡ-SE] board [Xilinx Spartan3] FPGA chip [ISE] digital design tool

Package : PQ208Speed : -4Tool SelectSynthesis tool : XST(VHDL/Verilog)Simulator : iSim(VHDL/Verilog ... Post-Lab ReportLab#02[HBE-ComboⅡ-SE] board[Xilinx Spartan3] FPGA chip[ISE] digital design tool담당 교수 ... 는 Synthesize-XST 위에 우클릭을 한뒤 Run을 눌러서 Synthesize를 실행한다.Assignment(1) Floorpalan 실행Process창의 User c

리포트 | 18페이지 | 1,500원 | 등록일 2016.09.11

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전가산기 겸 전감산기, 2의 보수 로직, 16진수-BCD코드 변환, 16진수-ASCII코드, 블록문이 있는 네스티드 if문 설계

2010160101 윤희진2013.04.301.소스 작성- Verilog Module-Synthesize – XST-Verilog Test Fixture-Behavioral Check ... Syntax – Simulate Behavioral Model1. 소스작성-Synthesize – XST-Verilog Test Fixture-Behavioral Check ... Syntax – Simulate Behavioral Model1. 소스작성-Synthesize – XST-Verilog Test Fixture-Behavioral Check Syntax

리포트 | 8페이지 | 3,000원 | 등록일 2014.07.11

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Combinational Logic Design Ⅱ Decoder, Encoder and Mux

Pre-Lab Report- Title: Lab#05_Combinational_Logic_Design_Ⅱ@ Decoder, Encoder and Mux-담당 교수담당 조교실 험 ... .Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New ... Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. 그 후 기본으로 작성된 Text Fixture 파일을 Simulation 조건

리포트 | 16페이지 | 1,000원 | 등록일 2016.04.06

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논리회로실험) 부울대수의 간소화(2) 결과보고서

= ab' + a'b'c 에 대해서 Verilog HDL을 만들고 ModelSim을 이용하여 결과를 작성① f = ab' + a'b'c 의 Verilog HDL을 작성한다 . ... - Schematic을 사용 안하고 Verilog HDL 문법을 사용한다 .( OR - | NOT - ! AND - &)② f = ab' + a'b'c 식을 FPGA 에 작동하기 위해 ... = b'( a + c ) 의 결과 값을 서로 비교하여 같은지를 확인 한다 .① s = b'( a + c ) 의 Verilog HDL을 작성- Schematic을 사용 안하

리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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