"Verilog-a"의 검색결과 입니다.

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논리 전전설3 FPGA 시립대 논리회로 디지털논리설계 7segment verilog 시계 verilog 엘리베이터 논리설계및실험

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"Verilog-a" 검색결과 241-260 / 430건

Sequential-Logic-Design-Ⅱ-FSM and Clocked-Counter

2. Design a 8-bit up/down counter with synchronous reset실험 :장비에서 확인Clk : 1Lord : 1Up : 0입력값을장치 ... ), 1001(2). 1011(2), 1101(2), 1111(2)의 결과가 나타남을 확인할 수 있었다.Inlab 2. Design a 8-bit up/down counter with ... Post-Lab Report- Title: Lab#07 Sequential_Logic_Design_Ⅱ@ FSM and Clocked_Counter-담당 교수담당 조교실 험 일학

리포트 | 25페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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전전컴실험Ⅱ 06반 제04주 Lab#03 [Verilog HDL] 예비보고서

. Reference (참고문헌) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥10< 초록 (Abstract) >이번 실험은 Verilog HDL으로 1bit full adder를 구동시키는 실험이다.Test ... bench code를 GATE PRIMITIVE modeling & BEHAVIORAL modeling이 두 가지 방식을 통해 작성하고, Spartan-3로 다운받아 실제로 구현 ... 다.1. Introduction (실험에 대한 소개)가. Purpose of this Lab이번 실험을 통해 Verilog HDL의 원리와 gate primitive modeling

리포트 | 11페이지 | 1,000원 | 등록일 2013.09.09 | 수정일 2013.09.15

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디지털직접회로설계-에어컨설계(airconditioner)

Winter)2. 7-Segment : Show the Setting TemperatureDisplay setting intensity as picture.Weak ... oolerDisplay both Heater and cooler.Not UsedKey SwitchText-LCD7-SegmentDot-MatrixTFT-LCD초기 상태SWITCH 3 ... ,6SWITCH 7,8,9SWITCH 2236987SWITCHWe couldn't made a cir conditioner perfectly. We lacked the

리포트 | 29페이지 | 3,000원 | 등록일 2013.10.14

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디지털시스템 설계 MealyMachine 및 ALU Verilog 구현 및 테스트벤치

리포트과목 :학과 :학번 :Prob. 1) Verilog coding and simulation for 4-bits ALU(a) Draw a detailed circuit ... overflow detection.(b) Write Verilog code, compile, simulate and produce a timing diagram (waveform ... ) forthe 4-bits ALU. Use Hierarchical/dataflow Verilog description in your model. Also,you must show the

리포트 | 9페이지 | 2,000원 | 등록일 2012.11.14

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실험2 제06주 Lab04 Post Comparator

= 17 (0111)7 (0111)EQ = 13. DiscussionLab 1에서는 1-bit Subtracter를 Gate Primitive Modeling으로 Verilog code ... 을 확인할 수 있었다. Lab 3에서는 1-bit Comparator를 Behavioral Modeling으로 Verilog code를 작성하여 설계하였다. 이어서 Lab 4에서는 1 ... -bit Comparator를 Instance하여 4-bit Comparator를 설계하였다. 결과만 따져보면 두 Input 간의 대소관계를 따졌을 때, A>B이면 AGB=1, A

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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[컴퓨터공학기초설계및실험2 보고서] 32-bit carry look-ahead adder (CLA) design

=3561_4642, ci=0 -> s=47a0eba4, co=032-bit CLA with Register와 32-bit RCA with Register결과가 같다.합성(s ... 컴퓨터 공학 기초 설계 및 실험2 보고서실험제목: 32-bit carry look-ahead adder (CLA) design제목 및 목적제목32-bit carry look ... -ahead adder (CLA)목적carry look-ahead adder (CLA)의 동작 원리와 구성 및 특성을 이해한다. CLA와 앞서 배운 ripple carry adder

리포트 | 15페이지 | 2,000원 | 등록일 2015.04.12

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[디지털논리회로1] Ripple carry adder

# Problem statement본 문제는 Quartus를 이용해 32bit Ripple carry adder(RCA)를 Verilog로 구현하는 것이다. Adder(가산기 ... 며, 종류로는 반가산기와 전가산기가 있다. ripple carry adder를 구현하기 위해 사용한 전가산기(Full-Adder)는 3개의 디지털 입력(비트)을 받고, 2개의 디지털 ... 출력(비트)을 생성한다.즉, 이와 같이 덧셈해야 할 2개의 비트(A, B)와 다른 숫자 위치(digit position)에서 보내 온자리 올림 비트(carry, Cin)를 받아 2

리포트 | 3페이지 | 2,000원 | 등록일 2015.03.16

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논리회로실험) 부울대수의 간소화(1) 결과보고서

결 과 보 고 서4주차실험 3 : 부울대수의 간소화(1)- Schematic 이용1. 실험 과정* 본 실험은 ① F = AB' + A'B'C, ② S = B'( A + C ... 다. LEDR(red)[0] , LEDG(green) : on①과정 3 : F = AB' + A'B'C 에 대한 Test bench을 verilog HDL 로 표현한다.[ 사진 ] F=AB ... Test bench[ 사진 ] Test bench Compilation ②과정 3 : S = B' (A + C) 에 대한 Test bench을 verilog HDL 로 표현

리포트 | 9페이지 | 2,000원 | 등록일 2014.01.06

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Coffee Vending Machine의 verilog code 및 보고서

으로 반환)밑 그림에서는 5원,5원,2원,1원 순으로 떨어진다.----------------------------------------------------6. Verilog ... 을 누르면 Money는 바로 0이 되고 돈은 Change 로 큰 단위 순으로 순차적으로 반환된다. (Ex: 9원을 반환할 시에는 5->2->2 순으로 반환)2. The Process ... : VIVADOBehavioral : Modelsim Student Edition 10.4a3. A detail description of simulation results(Behavioral

리포트 | 15페이지 | 2,000원 | 등록일 2016.05.20

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Register Transfer Level (RTL ) 기능을 이용한 Verilog 자판기 구현 (컴퓨터 아키텍쳐 실습)

로 구현해 본다.2. 내용자판기를 simulation하는 verilog module을 만들어 본다. 요구사항은 다음과 같다.(1) Use-case자판기의 item 종류는 4개이 ... .a*. 위의 어느 시점에서든 사용자가 반환버튼을 누르는 경우.a*.1. 자판기는 거스름돈을 반환하고 끝낸다.(2) Extra Requirement아래의 요구사항을 만족하도록 use ... Computer Architecture LabLab 04: RTL Verilog Code1. 실험 목표Verilog module을 Register Transfer Level

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습3 [예비레포트]

데이터 (A, B)의 차를 계산한다. (A-B)이때 Bin은 내림수를 의미한다.차의 결과는 출력데이터 D로 표현되며 Bo는 내림수를 의미한다.응용과제 : 4BIT 감산기 설계4 ... : LED1출력 D : LED 3,4,5,6Behavioral Modeling으로 1-bit Full Adder를 설계하였다. Verilog code는 아래 그림21과 같다.그림 SEQ ... [05주차] PreLab Report- Title: VerilogHDL 실습 -담당교수담당조교실험일2016.10.10(Monday)학번2013440043이름문범우목차1

리포트 | 19페이지 | 1,000원 | 등록일 2017.10.19

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Flip-flop and Counter Design

-5홍범주전기전자공학과22007142082thu1-5홍성현① Use verilog HDL code to express Master/Slave J-K Flip-flopmodule ... at a time to the adjacent flip-flop.The parallel moving register is that the register composed of n ... parallel moved by connecting circuit.③ Use verilog HDL code to express 4-bit bi-directional shift

리포트 | 3페이지 | 1,500원 | 등록일 2012.11.27

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실험2 제10주 Lab08 Pre Counter & 7Segment & Piezo

전자전기컴퓨터설계실험Ⅱ분반 : 문용삼 교수님주차 : 10주차과목 : 전자전기컴퓨터설계실험Ⅱ학과 : 전자전기컴퓨터공학부학번 : 2009440132이름 : 전상기-목차-1 ... ) Procedure of Lab 23. Predata of this Lab1) Lab 1 of 4-bit Up Counter With 7 Segment2) Lab 2 of 7 ... Segment With Piezo4. Summarize5. Reference1. Introduction1) Purpose of this Lab4-bit Up/Down Counter를 제작

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.14

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Lab#09 Application Design2

Post-Lab ReportLab#09 Application Design2@ Text LCD Control담당 교수강 상 혁담당 조교박 재 민실 험 일실 험 조학 번이 름 ... 와 제어하는 방법은 같지만, 표시되는 방법이 다르다. HBE-Combo-SE에는 VFD가 내장되어있는데, 이는 CRT의 전자총 역할을 하는 필라멘트에서 전자를 형광체에 충돌 ... address를 전송한다.사) 문자 데이터를 연속으로 전송한다.아) 필요에 따라 위의 과정을 반복한다.5) DDRAM Address 제어DD-RAM은 표시될 각 문자의 ASCII 코드

리포트 | 31페이지 | 1,500원 | 등록일 2016.09.11

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[VerilogHDL] 4bit 2진 덧셈기 설계(LED 및 dotmatrix 제어)

하면서 디스플레이 된다.A, C키패드 눌렀을 때와 3, 7 키패드를 눌렀을 때의 결과를 RTL Simulation을 이용하여 확인한다.■ 개념설계HBE-COMBOⅡ 트레이닝 키트 상 ... 인 17은 A그룹 LED와 B그룹 LED가 모두 꺼지면서 C그룹 LED에 0001형태로 점등되고 캐리비트가 점등된다. 한편, Dotmatrix블록에서는 "Verilog HDL"이 ... );endmodule- 3개의 입력 비트들로 덧셈연산을 수행하는 블록으로 3개의 입력비트와 2개의 출력비트로 구성된다.- A, B는 더해질 위치의 2개의 비트이며, CIN(캐리입력)로 표시

리포트 | 8페이지 | 1,000원 | 등록일 2015.08.02

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실험2 제05주 Lab03 Pre Gate Primitive & Behavioral Modeling

전자전기컴퓨터설계실험Ⅱ분반 : 문용삼 교수님주차 : 5주차과목 : 전자전기컴퓨터설계실험Ⅱ학과 : 전자전기컴퓨터공학부학번 : 2009440132이름 : 전상기-목차-1 ... ) Procedure of Lab 23) Procedure of Lab 33. Predata of this Lab1) Lab 1 of 1-bit Full adder in Gate ... primitive modeling2) Lab 2 of 1-bit Full adder in Behavioral modeling4. Summarize5. Reference1

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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FPGA를 이용한 디지털 시스템 설계(인하대) MUX, Decoder, Comparator 보고서

되어 복잡하게 된다.Verilog HDL의 경우, 조건문 사용이 가능하기에 조건문을 사용하여 코드를 작성하였다.입력은 각각 4bit인 a, b로 하였고, 조건문의 조건에 따라 각각 ... omparator 모듈의 전체적인 코드는 아래와 같다. - 4bit Comparatormodule comparator4 (a, b, eq, agb, alb);input [3:0] a ... FPGA를 이용한 디지털시스템 설계 REPORTMUX , Decoder , Comparator 설계1. 실험목표이번 실험의 목표는 4-to-1 MUX , 2-to-4 Binary

리포트 | 18페이지 | 2,000원 | 등록일 2014.11.26 | 수정일 2015.09.30

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디지털 시스템 실험 7-Segment 예비보고서

110100BCD143. 7-Segment 동작원리7-Segment는 출력을 a, b, c, d, e, f, g와 점으로 하여 나타낸다. 7개의 출력을 이용하여 숫자 0~9를 표현 ... _________________________________________________________________________________Line Decoder 5개를 이용하여 4bit Binary-to-BCD Convertor를 구현해 보자module BinaryToBCD (A,Out);input [3:0] A ... 는 일의 자리를 표현하고 나머지 7bit 출력은 10의 자리를 표현한다. 이 때 라인 디코더에 출력을 선택하여 논리 Gate를 연결하면 7-segment의 a, b, c, d, e

리포트 | 10페이지 | 1,000원 | 등록일 2016.04.08

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Sequential-Logic-Design-Ⅰ-Flip-Flop, Register and SIPO

Post-Lab Report- Title: Lab#06 Sequential_Logic_Design_Ⅰ@ Flip-Flop, Register and SIPO -담당 교수담당 조교실 ... 게 플립플롭회로에 대해서 알아보고 데이터 전송 회로 및 직렬연결/병렬출력 회로를 ISE 프로그램을 이용하여 설계해보았다. 이를 이용하여 4-bit Shift Register와 4 ... -bit Shift Register included one-shot enable을 같이 설계해보고 두 회로 모두 이전의 입력값을 뒤로 밀어내고 새로운 값을 나타냄을 실험을 통해 확인

리포트 | 21페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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4비트 가감산기 설계 보고서

< 설계 > 4-bit Adder/Subtractor Unit▶ 문제 정의를 위한 명세 및 설계 범위4비트 가감산기를 만들기 위해 4개의 fulladder에 각 각 4개의 A ... ADDnSUB ( S, C, in_A, in_B, AnS );output [ 3:0 ] S;// 0 - 3 까지 총 4비트output C;input [ 3:0 ] in_A, in_B ... 이도 알아볼 수 있을 것이다.- My advice to others doing such a project이 프로젝트를 하기 위해서는 제어 신호가 0, 1 각각의 신호로 주어졌을 때

리포트 | 4페이지 | 1,500원 | 등록일 2014.05.19

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