"논리회로"의 검색결과 입니다.

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디지털논리회로 verilog 논리회로 vhdl 전전설2 논리회로과제 plc

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"논리회로" 검색결과 781-800 / 9,527건

[논리회로실험] 실험11. 디지털 클락

과 목 : 논리회로설계실험과 제 명 : 디지털 시계 설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.06.11.Introduction이번 ... display를 통해 확인한다. 추가적으로 LCD창을 통해서도 확인해본다. 이번 실험을 통해서 분주회로에 대해 복습하고, 간단한 순차회로 설계에 대해 학습할 수 있다. 그리고 7-s ... 다.Design① Describe what your circuit does이번에 설계할 회로를 통해 디지털 시계를 설계하고 설계한 결과를 7-segment에 출력하게 된다. 이번에 설계할 시계

리포트 | 19페이지 | 2,000원 | 등록일 2014.03.22

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[논리회로실험] 실험6. ALU kit

과 목 : 논리회로설계실험과 제 명 : ALU_Kit담당교수 : 김종태 교수님학 과 :학 년 :학 번 : 2011314243이 름 :제 출 일 : 2013.05.07 ... 한다. 이전 실험에서는 carry in까지 고려했지만 이번 실험에서는 고려하지 않았다.② 논리연산 : 논리회로에서 배우는 연산이다. 즉, 'AND', 'OR', 'XOR', 'NOT ... 과 유사하나 Kit에 입력해서 결과를 확인해야 하므로 몇 가지 부분이 추가되었다.'ALU'는 산술연산(덧셈, 뺄셈, 증가, 감소), 논리연산(AND, OR, XOR, NOT

리포트 | 25페이지 | 2,000원 | 등록일 2014.03.22

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[논리회로실험] 실험7. shifter

과 목 : 논리회로설계실험과 제 명 :VHDL을 이용한 순차회로설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.05 ... ..Introduction이번 실험에서는 VHDL을 이용하여 순차회로를 설계하였다. 자세히 이야기 하자면 여러 가지 shifter를 설계하였다. 이번에 설계한 shifter는 'Circular ... Describe what your circuit does이번에 설계할 회로는 'Shifter'이다. 이번 'Shifter'는 'Circular Shifter', 'Logical

리포트 | 14페이지 | 2,000원 | 등록일 2014.03.22

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[디지털 논리회로 실험] 14장. 레지스터 결과레포트

논리회로실험 A반결과14장레지스터5조이름학번실험일15.05.26제출일15.06.02실험에 사용된 기기 및 부품 : HD74LS74AP, SN74LS157N, 직류전원공급장치 ... 멀티플렉서)을 이용한 전송제어 입력이 있는 병렬레지스터 회로의 회로도이다. 회로도에 IC 핀 번호를 작성하라.(2)Q _{0,} Q _{1,} Q _{2}를 “000”으로 초기화하라 ... 은 전송여부를 제어하는 입력신호로서, 레지 스터의 입력을 출력으로 전송 혹은 유보를 결정한다. 그름 은 전송제어 입력이 있는 병렬레지스터의 회로도이다. 전송 제어 입력이 0이면 레지스터

리포트 | 3페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2022.10.09

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[A급자료] 아주대 논리회로실험 Quiz대비자료

1. 다음 그림은 CMOS의 입력 전압 값의 변화를 나타낸 것이다. 아래 그림에 CMOS의 출력이 High, Low, Abnormal 상태가 되는 구간을 표시하여라.(단, VCC= 5V, VIHmin= 3.5V, VILmax=1.5V, GND=0V이다)GND(=0)

시험자료 | 3페이지 | 3,500원 | 등록일 2016.07.09

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[디지털논리회로1] Ripple carry adder

)는 입력에 의해 출력이 결정되는 조합 논리 회로(combinational circuit)로 연산하는 것으로 기억 능력을 갖지 않는다. 말 그대로 2진수의 덧셈을 하는 논리 회로이 ... 개의 출력, 즉 합(S)과 새로운 자리 올림수(result carry, Cout)를 생성한다. 본 문제를 해결하기 위해 아래의 회로도 구성(2-input XOR gate 2개, 2 ... Adder(RCA)는 Full Adder를 일렬로 연결하여 구성한 덧셈회로이다. 여기서 ripple은 ‘잔물결을 일으키며 흐르다’라는 뜻으로, carry값이 ripple(전달

리포트 | 3페이지 | 2,000원 | 등록일 2015.03.16

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디지털논리회로실험 텀프로젝트

똥피하기 게임을 KIT에 구현- 디지털논리회로실험 프로젝트 최종 보고서 ?0. 목차- 서론- 본론- 결론- 참고문헌- 프로젝트 후기1.서론설계 구성 요소 : 목표 및 기준 설정 ... 할 수 있다.2.본론설계 구성 요소 : 합성, 분석, 제작- 세부 사항 (1) 전체 블록 diagram전체적으로 CLK을 통하여 회로를 제어해주는데 분주기를 통하여 각각의 부분

리포트 | 8페이지 | 2,000원 | 등록일 2013.02.11

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<논리회로실험>가산기와크기비교기

로 합산하여 역시 BCD로 합의 숫자를 생성하는 회로이다. BCD가산기는 그의 내부 구조에 보정 논리를 포함하고 있어야 한다. 2진식 합에 0110을 합하려면 제 2의 4비트 2진식 ... . 1001더하기표 1. 2진수를 Excess-3 코드로 변환회로도로부터 회로를 구성하여라. 실험 결과의 표 2 진리표에 있는 모든 가능한 입력을 테스트하여라. 출력은 LED로부터 읽 ... 을 수 있는데, LED가 ON일 때는 논리 1을, OFF일 때는 0을 나타낸다.그림 5. 그림 4 회로 구성입력(2진수)출력(Excess-3)D C B AA’D C B A0 0 0

리포트 | 3페이지 | 1,500원 | 등록일 2015.12.14

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[논리회로실험] 실험8. counter

과 목 : 논리회로설계실험과 제 명 : Binary/gray counter 설계담당교수 : 김종태 교수님학 과 :학 년 : 3학 번 :이 름 :제 출 일 : 2013.05.21 ... 에 설계할 회로는 'Counter'이다. 이번 'Counter'는 'Binary/gray Counter'이다. 각각의 'Counter'는 모드 설정을 통해 정해주게 된다. 모드 ... 한다. 그리고 분주회로 설계 시 clk를 count할 때 사용되는 clk_d를 선언한다.첫 번째 process는 '분주회로'이다. '분주회로'는 위에서 말한 것처럼 진동수를 조절

리포트 | 17페이지 | 2,000원 | 등록일 2014.03.22

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논리회로실험레포트) BCD 수체계, 7-세그먼트

해 주는 디지털 시스템 구성.3. 모의실험용으로 결함을 만들어 놓은 회로의 고장 진단.사용 부품1. LED 4개2. 7447A BCD/10진 디코더3. MAN72 7-세그먼트 ... 디스플레이4. 4조 DIP 스위치5. 저항 : 330Ω 11개, 1.0kΩ 1개실험순서1.이 실험의 회로를 구성하기 전에 ‘실험 개요’의 ‘회로 결선’ 부분을 복습하도록 하여라. 이번 ... 실험부터 IC에 대한 핀 번호는 생략한다. 핀 번호들은 부록 A의 데이터 시트나 제조업체의 웹 사이트를 참조하기 바란다. 회로 결선을 하기 전에 직접 알아낸 핀 번호를 도면에 기입

리포트 | 10페이지 | 2,000원 | 등록일 2015.10.19

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논리회로실험) ALU 예비보고서

장치라고 부른다. ALU 은 지난 실험 간에 사용되었던, AND, OR, XOR, NOT 등의 GATE 회로들을 포함하여, 덧셈, 뺄셈, 곱셈, 나눗셈 등을 수행하는 연산 논리회로 ... ( arithmatic-logic unit )은 중앙 처리 장치의 일부로서 컴퓨터가 명령을 함에 따라 연산자들에 의해 연산과 논리를 수행하는 담당자 역할을 하는 것으로, 산술논리 연산 ... 적으로 구성되어 있으며, 산술 연산인 덧셈, 뺄셈, 곱셈, 나눗셈을 수행하는 연산회로를 가지고 있다. 이로 가산 또는 감산의 역할을 수행하여 수치를 더하거나, 뺀다.* 가산기의 종류

리포트 | 3페이지 | 2,000원 | 등록일 2014.01.06

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아주대학교 논리회로 실험 설계 예비보고서

논리회로 실험설계설계주제:스톱워치목차1. 설계 목표2. 동작 조건3. 동작 설명 및 알고리즘4. 1차 설계 및 분석(1) Clock dividing part(2) 7-s ... ) 총 설계 회로5. 예상 결과 & 미작동 시 대처1. 설계 목표- FPGA를 사용하여 자유 주제로서 스톱워치를 설계한다.(기본의 심화 과제인 start/stop의 기능과 up ... 할 수 없음을 고려하고, 이를 해결하기 위해 74151 MUX와 7447 Decoder를 이용해 회로를 구성한다. MUX는 필연적으로 control signal이 필요할 수 밖에 없

리포트 | 10페이지 | 2,000원 | 등록일 2016.06.14

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아주대 논리회로실험 설계 프로젝트 결과보고서

를 받으면 현재 상태에서 99999까지 남은 숫자를 down-counting으로 전환한다.- 동작 중 key0 신호를 받으면 현재 상태에서 정지한다.2. Part별 설계 회로 분석 ... [Switch Part] : Start/Stop 버튼오른쪽의 회로에서 각각의 두 버튼에 JK플립플롭을 사용하였다. JK플립플롭은 SR플립플롭에서 정의되지 않은 S와R이 ‘11’상황 ... 을 Toggle 기능으로 활용하였는데, 이는 다음과 같은 원리로 본 회로에서 동작한다. 먼저, 각각의 JK플립플롭의 J와 K 모두 VCC에 연결이 되어있다. 즉, 클럭이 rising

리포트 | 8페이지 | 2,000원 | 등록일 2016.06.16

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인하대학교 전자공학과 디지털논리회로 sequence detector

010 sequence detector`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: //..

리포트 | 3페이지 | 1,000원 | 등록일 2017.10.15

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논리회로실험) Counter/ Timer 결과레포트

결 과 보 고 서11 주차실험 10 : Counter & Timer1. 실험 과정- 본 실험의 목적은 Up & Down Counter의 논리와 회로를 이해하고, 타이머의 특성 및 ... 동작에 대한 이해를 바탕으로 그것을 실험을 통해 익히는 데 있다. 실험은 Quartus II를 이용하여 회로를 구현하고, FPGA 에 연결하여 회로 결과를 확인 ... 하고 Modelsim을 이용하여 파형을 확인한다.* 본 실험에서는 첫 번째 과정에서 Up-counter의 회로를 Quartus II를 이용하여 구현하고 DE2 - 115와 Modelsim의 파형

리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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조합논리회로 2 멀티플렉서 결과보고서

■실험의 의의-이번 실험은 조합논리회로2:멀티플렉서 라는 실험으로서 저희가 한 실험들의 종류로는 1.멀티플렉서, 2.디멀티플 렉서, 3.멀티플렉서 및 디멀티플렉서의 중첩이 있 ... -4 디멀티플렉서입 력출 력S1S0YD3D2D1D000000000010001010000001100101000000101010011000001111000■표3 논리함수의 구현입 력출

리포트 | 2페이지 | 1,500원 | 등록일 2014.11.28

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서강대학교 디지털논리회로실험 - 실험 4. Multiplexer, Demultiplexer and Comparator 결과 보고서

디지털논리회로실험(EEE2052-01)서강대학교 전자공학과2017년 2학기 결과레포트실험4. Multiplexer, Demultiplexer and Comparator1. 실험 ... 가 High일 경우에는 출력이 Hi-Z 상태가 되게 된다.2. 기본 게이트로 4-to-1 Multiplexer의 논리회로를 설계하여 그려라.SelectorOutputS0S1f00I ... 001I110I211I33. 기본 게이트로 1-to-4 demultiplexer의 논리 회로를 설계하시오.4. 기본 게이트로 Exclusive-OR 소자를 이용하여 설계하여라.5

리포트 | 18페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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서강대학교 디지털논리회로실험 - 실험 4. Multiplexer, Demultiplexer and Comparator 예비 보고서

디지털논리회로실험예비 보고서[4주차]실험 4. Multiplexer, Demultiplexer and Comparator1. 실험 목적1) Tri-state 소자의 동작 원리 ... 하는 논리 회로 를 [그림 12]와 같이 설계할 수 있다.f=(x _{ 2}?y _{ 2})+(x _{ 1}?y _{ 1})+(x _{ 0}?y _{ 0})이다.[그림 12]3 ... 는 논리 회 로이다. 이때, 출력으로 내보낼 값의 선택은 select input을 통해 결정한다. 4-to-1 multiplexer의 graphical symbol과 진리표를 [그림

리포트 | 9페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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서강대학교 디지털논리회로실험 - 실험 9. Memory Elements : ROM/RAM 결과 보고서

디지털논리회로실험결과 보고서[11주차]실험 9. Memory Elements : ROM/RAM1. 실험 개요1) 메모리 소자들의 동작 원리와 활용 방법을 이해한다.2 ... 지 및 정답 : 별첨 #13. 실험 노트 : 별첨 #24. 실험 결과 및 분석1) 과정 1~4실험 키트의 ROM에 저장된 데이터를 확인하였다. 회로는 [그림 1], [그림 2 ... 하여 데이터의 주소 값을 결정한다. 회로는 [그림 3], [그림 4] 와 같다. 마찬가지로 OE와 CE의 값은 0이 되도록 한다. A3 ~ A0의 값에 따른 7-segment 출력 결

리포트 | 6페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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[VHDL][논리회로] 시계설계(서브모듈이용)

[VHDL][논리회로] 시계설계(서브모듈이용)A+받은 설계 입니다플래그도 이용

리포트 | 1,000원 | 등록일 2014.11.15 | 수정일 2021.06.09

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