"논리회로 vhdl"의 검색결과 입니다.

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vhdl 8bit alu fpga 프로젝트 fsm 보고서 4bitfulladder 신호등 회로

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"논리회로 vhdl" 검색결과 461-480 / 485건

[디지털] VHDL 강좌14

오늘은 조금 다루어보지 않은 회로를 잠깐 다루겠습니다. 그리고 나서 조금 복잡한 회로로 들어가도록 하겠습니다. 오늘 예제는 4*4 multiplier, T Flipflop, 3 ... 예제입니다. 누구나 설계할 수 있는 형식을 취하고 있습니다. 그러나 여러분이 설계자의 입장이라면 이런 예제를 기준으로 좀더 복잡한 알고리즘을 가지고 회로의 크기가 작고 속도가 빠른 ... 회로를 설계해야 할 것입니다. 이런 부분은 누가 가리켜주는 부분이 아닙니다. 자기 스스로 연구해야 하는 분야입니다.ex1) 4×4 Multiplierlibrary ieee;use

리포트 | 8페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌11

살펴보면 ALU, FSM(Finite State Machine), VHDL Synthesis에 대한 종합적인 이해, 전자 시계, 그리고 각종 VHDL을 사용한 응용 회로 등을 살펴보 ... 는 올해 동아대학교 전자공학과를 졸업했습니다. 제 이름은 김동준이고, ghost75라는 ID를 사용하고 있습니다. 그리고 VHDL은 작년 IDEC에서 처음으로 배웠고, 설계를 시작한지 ... 는 만 2년이 다되어 갑니다. 마지막으로 제가 이 강좌를 올리기 위해서 참조하는 것을 알려 드리겠습니다.VHDL을 이용한 ASIC 설계 - IDECVHDL을 이용

리포트 | 13페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌10

onstant는 초기에 선언한 상수의 값을 유지하는데 사용되며 VHDL의 문장 작성에 도움을 주어 쉽게 수정하거나 확장하는데 주로 이용한다. constant의 대입기호 ... 을 잘 알고 있어야 합니다.우선 Signal에 대해서 알아봅시다. signal은 VHDL 합성시에 Wire(선)로 구성되며, 각 부품의 연결에 사용되는 외적변수이다. 세 가지로 사용

리포트 | 6페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌4 - ASIC 용어 요약

: Design For Testability테스트 용이화 설계(DFT)는 회로 설계단계시, 논리회로의 테스트를 손쉽게 할 테스트 패턴 생성을 고려하여 설계하는 것이다.13. DIE칩이 ... ASIC 용어 요약1 ASIC : Application Specific Integrated Circuit주문형반도체시스템 업체가 자기 시스템의 특정회로 부분을 하나의 반도체 ... 로 집적시켜 개발하여, 반도체 제조 업자에게 주문 제조한 반도체 수요 업체가 주문 제조한 특정회로용으로만 사용되기 때문에 기존의 범용 반도체(반도체 업체가 생산하는 표준화된 반도체

리포트 | 5페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌1

안녕하세요. 저는 VHDL을 좋아하고 취업을 준비하는 사람입니다. 전자공학과를 다니는 사람도 VHDL이 생소하게 느껴지는 사람이 많은 것입니다. 지금은 교재가 어느 정도 출판 ... 지네요.VHDL이 무엇이냐?조금 방대한 질문이네요. 일단 예제로 시작합시다. 이것을 이해하기 위해서는 Backgroud가 어느 정도 필요합니다. 전자과 3년 과정을 마쳤다면 충분히 ... 을 VHDL로 구현해 볼까요.-- adder2.vhdlibrary ieee;use ieee.std_logic_1164.all;entity adder2 isport ( x, y : in s

리포트 | 5페이지 | 1,000원 | 등록일 2001.11.11

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디지털 시스템 설계

에는 IEEE1076에 추가하여 설계자들로 하여금 VHDL모델을 공유하는데 도움을 주고 또한 합성 기능의 강화를 위해 9개로 구성된 표준 논리 레벨 MVL9('U',‘0',‘1',‘Z ... 블록을 설계하는 상향식 설계(bottom-up)를 했지만, 설계해야할 회로의 대규모화, 복잡도 증가등으로 인해 알고리즘이나 기능레벨에서 설계가 가능하도록 하는 HDL이 출현 ... 하게 되었다. HDL은 상위 수준의 하드웨어 기술언어이기에 보다 낮은 레벨로 바꾸는 과정을 필요로 하게 되는데, 이를 합성(synthesis)라 한다. HDL로 기술된 회로의 기능

리포트 | 4페이지 | 1,000원 | 등록일 2001.12.03

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[디지털] VHDL 강좌15

변수의 천이를 표현하는 함수와 출력 값을 결정하는 조합논리 회로로 구성된다.State Machine은 크게 Mealy Machine과 Moore Machine으로 구분 ... 오늘은 state machine에 대해서 알아보겠습니다. 참 새롭게 느껴지네요. 저는 대학교 1학년 때는 이렇게 생각했습니다. 모든 전자 회로는 입력이 있어야 출력이 있 ... 는데 어떻게 컴퓨터는 입력을 주지 않는데도 저렇게 혼자서 시작할 수 있을까라고 생각했습니다. 제가 아는 전자 회로 내에서는 너무 어려운 문제였습니다. 그런데 Control unit라는

리포트 | 16페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌12

를 테스트하는 데 시간과 비용을 생각하지 않을 수 없습니다. 자기가 VHDL로 구현한 회로를 스키메틱으로 보았을 때 약간 추가된 부분을 볼 수 있을 것입니다. 그것은 Synthesis ... 을 위한 설계 기능을 갖춘 표준화된 언어로 VHDL을 인식하게 되었다. 즉 VHDL은 소규모 회로에서 대규모 시스템 설계에 이르기까지 문서화, 검정 및 설계(합성)를 위한 표준 ... 지 않을까 생각됩니다.오늘은 What is VHDL? 오늘은 조금 무거운 주제입니다. 처음에 시작하지 않은 이유는 어느 정도의 이해가 힘들기 때문에 뒤에 하는 것입니다. 이제

리포트 | 6페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌7

는 간단히 말해 그 입력을 비교하는 것입니다. 여기서는 a가 b보다 크면 1을 출력할 것이고 b가 크면 0을 출력할 것입니다. 간단한 논리 회로입니다. 간단하다고 생각되지만 이 기능 ... 오늘은 Increment, Decrement, 비교 연산 회로에 대해서 알아보기로 하겠습니다. 그런데 Increment가 무엇인지 모르면 곤란하죠.Increment는 입력을 받

리포트 | 4페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌5

면 별로 어려운 문법은 없다고 생각됩니다. 먼저 우리가 할 일을 먼저 생각합시다. 컴파일을 통해 일단 버그(?)를 잡아야 하겠죠.VHDL의 문법은 상당히 엄격합니다. 그래서 그 규정 ... 는 보드에 구현하면 항상 일종의 만족감을 느낍니다. 항상 이렇게 서론이 길군요. 미안합니다. 이 두 예제의 차이점은 bit와 std_logic의 차이입니다. bit는 전기적인 신호 '1'과 '0'을 말합니다. 전자회로의 기초적인 사항이죠.

리포트 | 5페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌2

어 공포하였다.이 시점에서 Synthesis(회로합성)는 아직 등장하지 않았으며 VHDL은 Simulation용으로 사용되었다. 1990년대에 들어서면서 VHDL 관련 Software ... 이며 미국 정부가 지원을 공인한 하드웨어 설계 언어이다.VHDL의 등장은 갈수록 복잡해지고 고집적화 되는 회로에 비례하여 어려워지는 하드웨어 설계환경에 새로운 장을 여는 계기가 되 ... 었다. 컴퓨터 기술의 발달과 함께 VHDL을 이용한 설계 기법의 발달은 비단 이 분야에 전공하는 사람뿐만 아니라 초보자에게도 보다 쉽게 회로를 설계할 수 있는 기회를 제공하고 있

리포트 | 7페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌13

오늘은 산술 연산 회로에 대해서 알아봅시다. 이제부터는 예제 중심으로 설명을 하고 간단한 기능을 생략하고 새로운 Syntax가 나오면 그것에 대해서 구체적으로 서술

리포트 | 10페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌9

. 이러한 문제를 해결하기 위하여 87년 IEEE 1076 VHDL의표준에 이어 1991년에 IEEE 1164로서 디지털 회로의 합성 가능한 자료형에 대한 표준이 제정되기에 이르렀다 ... “bit”형을 확장한 것이다. IEEE 1076에는 VHDL의 언어에 대한 표준과 아울러 데이터 타입 및 각종 연산에 대한 표준이 정해져 있다. IEEE 1076에는 디지털 회로 ... ’ (unknown), ‘-‘(Don’t care)등을 정의해 놓음으로써 디지털 회로의 합성뿐만 아니라 시스템 인터페이스에 대한 배려를 해두었다.우선 용어부터 정리를 할까요. VHDL에서 sign

리포트 | 12페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌6

숙제는 다 했습니까? 별로 어렵지는 않죠.그럼 2-way 4×1 Multiplexer를 한 번 설계해 보세요. 그러니까 입력 4개가 각각 2비트이고, 출력이 2비트를 설계하는 것입니다. 그리고 4-way 4×1 Multiplexer를 한 번 스스로 설계해 보세요. 이것..

리포트 | 7페이지 | 1,000원 | 등록일 2001.11.11

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[디지털] VHDL 강좌3

: Counter-- MAX+plus II VHDL Template-- Clearable loadable enablable counterENTITY __entity_name

리포트 | 14페이지 | 1,000원 | 등록일 2001.11.11

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[전기전자] 교통신호 제어기에 관한 VHDL 코딩

컴파일과 웨이브폼도 해봐서 문제없었으니깐 안심하시고 쓰세요.

리포트 | 4페이지 | 1,000원 | 등록일 2003.01.12

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[전기전자] 플립플롭에 관한 VHDL 코딩

코딩을 상세히 주석까지 달아서 올립니다.필요하시면 웨이브폼도 곁들여서

리포트 | 2페이지 | 1,000원 | 등록일 2003.01.12

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[asic] d_flipflop

며 클럭에 따라서 작동한다. 만약 입력이 1 이면 d의 값에따라 q값이 결정된다.1) 플립플롭의 논리회로 구조 및 동작원리.가. 불확실한 입력은 결코 존재할 수 없다는 것을 확실 ... )*************X (Don’t Care)X (Don’t Care)2) 래치의 논리회로 구조 및 동작 원리Latch 는 일반적인 조합회로처럼 입력 신호들의 논리식으로 출력값이 결정되는 것이 아니 ... 1. 문제 설명VHDL 프로그램을 사용하여 4X1 Multiplexer에서 4개의 3Bit 입력을 받아서 2Bit SEL값에 따라 이중에서 하나의 입력값을 3Bit 출력하고, 4

리포트 | 7페이지 | 1,000원 | 등록일 2003.03.28

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[VHDL] JK플립플롭

이 회로의 지속시간보다 길 경우 출력이 불안정한 값을 나타낸다. 이러한 현상은 순서논리 회로의 동작을 불안정하게 하므로 적절한 대책이 있어야 한다. 이문제를 해결하기 위한 방법 ... ● JK-Flip/FlopJK 플립플롭은 클럭이 부가된 RS플립플롭에서 출력 QQ′가 입력으로 궤환(feed-back)된 구조를 갖는다. 순서회로에 가장 폭 넓게 사용되는 플립 ... 다. VHDL 코딩에 앞서 전자의 방법으로 코딩하면 다음과같은 소스표로 나타낼 수 있다.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JKFF

리포트 | 4페이지 | 1,000원 | 등록일 2002.11.24

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[논리회로] 7 - segment 입력기

다. 그러나 이렇게 복잡한 회로를 동작수준(behavioral level)에서 VHDL로 구현하면 간단한 입출력의 기술만으로도 같은 동작을 구현할 수 있다. 왜냐하면 논리 합성 ... 1. 실험 목적1 7-세그먼트 제어기의 동작원리를 이해한다.2 회로에서 디지털 숫자를 디스플레이 하는 방법을 익힌다.2. 이론7-세그먼트는 디지털 회로에서 숫자를 표시하기 위하 ... anode)이다. 7개의 LED의 어떤 극을 공통으로 놓느냐에 따라 종류를 나눌 수 있다. 공통 음극과 공통 양극 7-세그먼트의 내부 회로를 그림 7-2와 그림 7-3에 그려 놓

리포트 | 4페이지 | 1,000원 | 등록일 2002.11.24

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