"논리회로 vhdl"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

vhdl 8bit alu fpga 프로젝트 fsm 보고서 4bitfulladder 신호등 회로

판매자 표지는 다운로드시 포함되지 않습니다.

"논리회로 vhdl" 검색결과 301-320 / 485건

C 기반 ALU 설계. 컴퓨터구조 ALU 설계 과제

Vertex4 SoC Master3 / 송태훈 / 홍릉과학 ( Altera Quartus 2 와 Modelsim 을 사용한 ) Verilog HDL 논리회로 설계 / 이승호 / 한티 ... 한 소스 최종 검토 및 시뮬레이션이론적배경 데이터에 대하여 실제적으로 산술 및 논리 연산을 수행하여 2 진수를 저장하는 역할을 하는 unit. ALU 란 ? Control Unit ... Logic Unit Complementer Shift Register Status Register 사칙연산을 수행 And, OR 등 논리연산 수행 2 진 데이터를 2 의 보수처리 비트

리포트 | 33페이지 | 3,500원 | 등록일 2013.01.28

다운로드 장바구니
[VHDL]실험14. 주파수 분주 카운터

년도?학기2011년 1학기과목명디지탈논리회로실험LAB번호실험 제목14주파수 분주 카운터실험 일자제출자 이름제출자 학번팀원 이름팀원 학번*실험 목적(1) 주파수 분주를 위한 카운터 ... 의 VHDL 표현방법을 학습한다.Chapter 1. 관련 이론(Theoretical Background)먼저 분주기라는 것에 대해 알아보면 clock 분주기라는 것은 A Hz ... 분주 한다라고 하는것은?입력클럭의 10주기 길이가 출력클럭의 1주기가 된다는 것을 의미한다.)이것을 VHDL소스로 구현해 보면 다음과 같

리포트 | 5페이지 | 1,000원 | 등록일 2011.06.08

다운로드 장바구니
[5주차] flip flop

Multiflex(Mux) 설계이 름 :실 습 조 : 7조실습날짜 :1. Purpose▶ Latch와 Flip-Flop의 차이점을 알고, VHDL을 이용해 간단한 Flip ... 로 천이하는 논리에 대해 이해하도록 한다.▶ Flip-Flop을 이용한 Shift Register의 원리에 대해 학습하고 다양한 Shift Register를 설계하는 방법에 대해 ... 에 판독하여 등록하는 동작,또는 그 회로.▶ Asynchronous(비동기) 상태이며, 입력에 의해 출력이 변화하는 기억소자이다.1-2. Flip-Flop▶ 2개의 안정 상태가 있을 때

리포트 | 17페이지 | 2,000원 | 등록일 2012.06.30

다운로드 장바구니
논리회로설계실험 프로젝트_digital door rock

과 목 : 논리회로설계실험과 제 명 : 프로젝트 결과보고서(P_6조)담당교수 : 조준동 교수님학 과 : 전자전기공학과학 년 : 3학년학 번 : 2006312687 ... , 2006312117이 름 : 서 영 진, 김 현 기학 번 : 2007310623, 2007313531이 름 : 정 광 수, 손 계 익제 출 일 : 2011. 6. 2111_1학기_논리회로설계 ... 있는 디지털 도어록은 FSM 이론과 카운터를 이용해 설계할 수 있는 대표적인 회로의 하나이다. 이와 같은 디지털 도어록을 설계하기 위해서 기본적으로 필요한 개념이론들은 이 다음

리포트 | 44페이지 | 4,000원 | 등록일 2012.03.20

다운로드 장바구니
논리회로설계실험 비동기 카운터 설계

1. 비동기 카운터 설계library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_4 isport(CLK, RST : in std_logic;CNT_out: buffer std_..

리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

다운로드 장바구니
VHDL 계산기 소스코드 및 보고서

하기 빼기가 가능한 Calculator를 만드는것이 이번실험의 주 목적이다.2. Background위의 회로가 이번실험에 사용하게될 회로로써 가장 왼쪽 7세그먼트 아랫부분에 있는것 ... & Results1) VHDL source주석문은 vhdl문 내부에서 한글로 선언시 에러 및 글자 깨짐현상이 있어서 서툴지만 영어로 작성하였습니다.calculator.vhd -LCD모듈과 계산

리포트 | 16페이지 | 4,000원 | 등록일 2010.07.09

다운로드 장바구니
예비보고서-Exp 8. Co-Simulation & Co-Emulation Using FPGA

하는 핵심 기능을 포함한다.설계자 의도를 반영해 회로를 설계하는 논리회로형 반도체(FPGA:field-programmable gate array)에 비해 값은 싸지만 상품화하는 데 오랜 ... description language의 줄임말로써 FPGA에서 엔트리를 디자인 하는데 쓰이는 언어를 말한다. 다음은 wikipedia에서 찾은 VHDL의 한 예이다. 이 과정은 디지털 회로 ... ,위키백과)① FPGAFPGA(영어: field programmable gate array, 현장 프로그래머블 게이트 어레이)은 프로그래머블 논리 요소와 프로그래밍가능 내부선이 포함

리포트 | 6페이지 | 2,000원 | 등록일 2010.10.09

다운로드 장바구니
VHDL기초강의

Process 문 If 문 Case 문 Loop 문 병행 처리문 VHDL의 구조적(structural) 표현 방식 Component 문 Generate 문*목차조합 회로(c ... VHDL 기초 강의*목차VHDL 이란? VHDL의 기본 설계 VHDL의 동작적(behavioral) 표현방식 객체(Object)와 연산자(Operator) 순차 처리문 ... ombinational circuit) 설계 및 실습 Adder Multiplexer Decoder 순차 회로(sequential circuit) 설계 및 실습 F/F, Latch Shift

리포트 | 106페이지 | 1,000원 | 등록일 2010.05.11

다운로드 장바구니
[6주차] Memory

과 목 : 논리회로설계실험과 제 명 : RAM 설계담당교수 : 정일섭 교수님학 과 : 전자전기공학과학 년 : 3학년이 름 :제 출 일 :논리회로설계실험 - 4차 실습 과제7조 ... (Read only Memory)의 작동을 이해하고 VHDL을 이용하여 Behavioral level에서 설계를 해본다.1. Back Ground. ROM (Read Only Memory ... 에 따라서 할당되어 있는 Data값을 출력해주게 된다. 이 경우 각 Address에 해당하는 Data값은 이미 지정이 되어있으며, VHDL 프로그래밍 과정에서는 constant

리포트 | 10페이지 | 2,000원 | 등록일 2012.06.30

다운로드 장바구니
논리회로설계실험 OR gate 코드와 Half Adder 코드

1.HDL 코드전가산기를 구성하기 위해 필요했던 이전시간에 작성했던 OR gate 코드와 Half Adder 코드 도 첨가했습니다.※OR GATElibrary IEEE;use IEEE.std_logic_1164.all;entity or_gate is port(a : i..

리포트 | 5페이지 | 3,000원 | 등록일 2010.12.22

다운로드 장바구니
RS와D플립플롭실험(예비)

하다.- 참고문헌 : VHDL을 이용한 디지털 논리회로 설계(William Kleitz)오실로스코프로는 관측하는 신호가 시간에 대하여 어떻게 변화하는가를 조사하는 것이 주목적인데 ... : 논리회로의 간략화[3주] 실험5: 가산기, 감산기 회로 실험[4주] 실험6: RS와 D플립플록 실험[5주] 실험7: JK와 T플립플록 실험[6주] 실험8: 동기식 카운터[7주 ... 와 동작원리를 이해한다.? 실험관련 이론디지털 논리회로는 조합논리회로와 순서논리회로로 크게 나눌 수 있다. 조합논리회로는 출력이 현재 입력등의 조합에 의해서만 결정되는 논리회로이고

리포트 | 11페이지 | 2,000원 | 등록일 2012.10.11 | 수정일 2013.11.18

다운로드 장바구니
논리회로설계실험 7-Segment 제어기 설계

1.VHDL 코드library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all

리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

다운로드 장바구니
반가산기(Half Adder)와 전가산기(Full Adder)의 설계

해 본다. 반가산기란 1비트의 2진수를 2개 더하는 논리회로이다. VHDL로 구현 후 Test Bench로 Simulation시켜 결과가 바르게 나오는지 확인한다. 실습으로는 반가산기 ... 를 토대로 전가산기(Full Adder)를 VHDL로 구현한다. 전가산기란 1비트의 2진수를 3개 더하는 논리회로이다. VHDL로 구현 후 Test Module, Test ... 가지가 동시에 1이 되는 경우는 없다. 아래에 전가산기의 진리표와 구조가 나와 있다.FAxciscoy출처 : 3판 논리회로실험, 정영모 외 2명 공저, 2003년, 다산서고)3

리포트 | 13페이지 | 1,500원 | 등록일 2010.06.24

다운로드 장바구니
[VHDL]실험10. 4bit 가산기

년도?학기2011년 1학기과목명디지탈논리회로실험LAB번호실험 제목104bit 가산기실험 일자제출자 이름제출자 학번팀원 이름팀원 학번Chapter 1. 관련 이론 ... (Theoretical Background)조합논리회로는 비교적 설계하기 쉬운 회로이며, 출력은 단지 현재의 입력 값에 의해서만 결정된다. 이를 위하여 우리는 입력 신호에 따른 출력을 열거해 주 ... 을 유도하는 방법들을 완벽하게 갖추고 있기 때문에 우리가 해야 할 일은 회로 설계에 있어 회로의 동작을 이해하기 쉽고, 관리하기 쉽게 표현할 수 있는 방법과 알고리즘 개발에 있

리포트 | 6페이지 | 1,000원 | 등록일 2011.06.08

다운로드 장바구니
케피코(kefico) 공채 합격 자기소개서

진행 프로젝트 및 수행업무 200 자논리회로설계에서 VHDL을 사용한 전자시계 반도체를 설계, 소프트웨어개론에서는 C language과 자료구조를 사용한 미로 찾기 프로그램 ... , 전자회로 증폭기 설계, 전동기 제어 등 모두 문제만 해결하면 된다는 생각을 버리고 어떻게 해결하느냐가 중요하다고 배운 프로젝트들입니다.1.입사지원동기 및 성격의 장,단점500 자

자기소개서 | 2페이지 | 3,000원 | 등록일 2012.10.08

다운로드 장바구니
SPARTAN-3E 보드 스위치 응용

(Demultiplexer)는 입력의 논리 값을 여러 개의 출력 라인 중에 선택하여 선택제어신호에 의해 선택된 출력 라인으로 내보내는 회로이다.Design a 2x1 MUXTruth ... 알아보고 2 X 1 MUX와 1 X 8 DEMUX의 VHDL code 를 구현한다.MUX(Multiplexer)는 입력되는 신호들 중 선택된 하나의 입력 신호를 출력으로 나타내 ... 는 회로입니다. 2n개의 입력 가운데 하나를 선택하기 위해서 N개의 선택 제어신호(select input)를 통해 1개의 출력 신호(output)를 얻기 위한 회로이다.DeMUX

리포트 | 7페이지 | 2,000원 | 등록일 2010.04.25

다운로드 장바구니
산술논리회로(ALU)

산술논리회로(ALU)Project 목표 ALU를 설계하면서 ADDER, MUX 등의 회로를 익힌다. VHDL으로 표현하여 CAD TOOL의 사용법을 익힌다 ... +PLUS IIReferences디지털 논리와 컴퓨터 설계 – 황희용 VHDL 기초와 응용 - 이대영 Altera Max+plus ll 를 사용한 디지털 논리회로 설계의 기초와 활용 – 이승호 등{nameOfApplication=Show} ... 과 논리연산을 수행할 수 있는 회로를 구성 여러 회로의 명령어에 대한 개념을 이해MAIN IDEA기본 구상도산술 연산부논리 연산부MUXVHDLLibrary ieee; Use ieee

리포트 | 11페이지 | 1,000원 | 등록일 2010.05.11

다운로드 장바구니
디지털 논리 두더지 LED 게임

LED를 램덤으로 발생시키기 위한 논리 회로가 필요함목차Mole_game (rtl 레벨 소스)RanNumGen (rtl 레벨 소스)Sound_Beep (rtl 레벨소스)Count

리포트 | 7페이지 | 3,000원 | 등록일 2012.08.06

다운로드 장바구니
VHDL state machine(상태 기계) 에 대한 이해

의 순서에 따라서 각 블록간에 왼 쪽 논리회로도와같이 신호선들이 연결 된다.상태 머신은 왼쪽의 상태도와같이 설계한다.각 신호에 대하여 PORT 를설정해주고, 위의 상태도와같이 4 가지

리포트 | 19페이지 | 무료 | 등록일 2012.06.28 | 수정일 2018.05.29

다운로드 장바구니
vhdl을 이용한 shifter 설계

동기식 reset을 설정해야 한다. 만약 reset 값이 0이면 다른 논리회로 요소와는 관계없이 무조건 출력은 0이 된다. 그 후 clock을 설정하는데 이 설계에서는 상승엣지 일 ... 하여 회로를 구성해야 한다.3. Sources & Results------------------------------------------------------------------

리포트 | 7페이지 | 2,000원 | 등록일 2009.11.12

다운로드 장바구니

이전10개 11 12 13 14 151617 18 19 20 다음10개

파워링크

신청하기