"논리회로 vhdl"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

vhdl 8bit alu fpga 프로젝트 fsm 보고서 4bitfulladder 신호등 회로

판매자 표지는 다운로드시 포함되지 않습니다.

"논리회로 vhdl" 검색결과 261-280 / 485건

순서회로

하여 조합논리 부분, 순서논리 부분을 설계한다. 각 상태 별로 if ~ else문 사용하여 앞에서 설계한 논리회로를 VHDL로 구현한다.1) 회로의 Behavior Modeling상태 ... 한 논리회로를 VHDL로 구현한다.입출력 포트 설정 - r, a, s : 입력 포트 - clk : 클럭 입력 - z : 출력 포트내부신호 q1, q2, q3와 입력 r, a, s ... 순서논리회로 설계폰 응답 머신을 제어하는 순서회로를 설계한다. 세 개의 입력 R, A, S와 한 개의 출력 Z를 가진다. 각 폰 울림의 끝에서 한 클럭 사이클 동안 R=1이

리포트 | 25페이지 | 1,000원 | 등록일 2012.10.15

다운로드 장바구니
논리회로 설계 실험 계산기 설계

수 있다.4)여러 개의 entity가 어떤 구조로 실행되는지 생각해봄으로써 VHDL 프로그램의 구조를 좀 더 폭넓게 이해 할 수 있다.2. Problem Statement①

리포트 | 21페이지 | 1,000원 | 등록일 2009.07.10

다운로드 장바구니
논리회로실험 - 제 2장 가산기 및 감산기 결과 보고서

과 목 : 논리회로설계과 제 명 : 결과보고서 1담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 4 / 21 ... 한다.VHDL이라는 디지털 회로를 설계하는데 사용되는 하드웨어 기술 언어를 통해 M에 따라서 덧셈과 뺄셈을 달리하는 가/감산기를 설계하고 출력 값을 확인하여 이론값과 비교해 본다 ... 와 co를 출력하는 1bit 가산기를 설계하겠다.[그림 2] 1비트 전가산기2)(2)어떻게 이 회로를 구성할 것인가1) VHDL 코드를 구성하는 기본 설정(1)전반적인 내용-FA 4

리포트 | 10페이지 | 1,000원 | 등록일 2014.08.15

다운로드 장바구니
삼성전자 메모리 사업부 합격 자기소개서(자소서)

하면서 반도체에 대한 관심을 처음 가지게 되었습니다. 특히 논리회로설계 실습에서, VHDL을 이용한 7segment 실습은 제 관심을 흥미로 바꿔 놓았습니다. 그 이후, 반도체 공학 ... 는 모습을 보여주고 있습니다. 이렇게 끊임없이 발전하는 기업에서 이에 이바지함은 물론, 개인으로서 같이 발전하고 싶습니다.저는 2학년 때 논리회로, 물리전자 등의 과목을 수강

자기소개서 | 3페이지 | 3,000원 | 등록일 2017.06.09

다운로드 장바구니
논리회로실험 5주차 예비보고서

하여 합성하고 Programming 하는 방법을 이해한다.2. 기본 이론1) Verilog HDL란?? 단순 논리 게이트나 플립플롭과 같은 기본적인 소자에서부터 제어회로, 통신용 모뎀 ... 요소들을 가지며, 디지털 하드웨어를 여러 계층 레벨에서 표현하고 검증할 수 있다.? HDL (Hardware Description Language)하드웨어 기술 언어로서 VHDL ... 과 Verilog HDL로 두 가지의 종류가 있다. HDL은 설계의 효율을 극대화함과 동시에 설계 기간을 단축, 검증 정확도를 향상시킨 언어이다. 디자인 재사용이 가능하며 회로 기능

리포트 | 4페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

다운로드 장바구니
서울시립대학교 전자전기컴퓨터설계실험2 제03주 Lab02 Post

.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

다운로드 장바구니
서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06-Post

-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

다운로드 장바구니
서울시립대 전자전기컴퓨터설계실험2 제04주 Lab03 Post

실습 Lab#03 Verilog HDL, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX연구소.

리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

다운로드 장바구니
판매자 표지

2016년 하반기 sk텔레콤 자기소개서

설계 수업. 이 두 과목은 모두 VHDL로 FPGA를 설계하는 수업 이였습니다. 논리회로설계 수업 때 배우는 여러 가지 설계를 코딩으로 만든다는 게 신기하고 재밌었습니다. 처음 배우 ... 는 언어는 곧 잘 이해를 하고 재밌어 했지만, VHDL은 제가 생각한대로 되지 않았습니다. 하드웨어 언어는 순차적인 언어인 C언어와 너무나 달랐습니다. 곧 중간고사가 끝나고 팀원 ... 이 조급해지기만 했습니다. 무엇이 잘못 됐나 발견을 못하고 결국 처음부터 설계를 하기 로 했습니다. 다른 과목의 시험에는 신경 쓰지 못하고 밤새 VHDL설계만 했습니다. 하지만 마감일

자기소개서 | 6페이지 | 5,000원 | 등록일 2016.10.17 | 수정일 2017.09.21

다운로드 장바구니
led전광판 자료조사

하게 되었고, VHDL 파일을 읽어들여서 논리 합성을 한 다음 실제 회로 형태를 출력하는 기능을 덧붙이게 되었다. 오늘날에는 디지털 회로의 설계, 검증, 구현등의 모든 용도로 사용 ... )는 임의의 논리 회로를 사용자가 의도한대로 설계하고, 작동하도록 회로에 설정하여 사용하는 것을 말한다. 또한 사용 중 설계 사항이 바뀌면 새롭게 바뀐 논리 회로를 FPGA 소자 ... 에 입력하여, 바뀐 논리 회로로 작동하도록 한다.즉, 바꿀 수 있는 하드웨어로 볼 수 있다. FPGA는 PLA(Programmable Array Logic)을 저밀도 (Low

리포트 | 3페이지 | 2,500원 | 등록일 2011.11.20

다운로드 장바구니
순차회로 설계 예비보고서

과 목 : 논리회로설계실험과 제 명 : 순차회로 설계담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 1논리회로설계 실험 ... F/F 회로도(6) VHDL 코딩library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity A9_HSY_KSH isPort ( J, K, CLK, PR ... 예비보고서 #6실험 6. 순차회로 설계1. 실험 목표- 순차회로의 기본요소인 Latch와 Flip-Flop에 대하여 알아보고, 이를 응용한 레지스터의 작동 방식에 대해서도 이해

리포트 | 7페이지 | 1,000원 | 등록일 2014.07.25

다운로드 장바구니
실험2 제06주 Lab04 Post Comparator

LabVerilog HDL의 사용방법을 숙지하고 이를 이용하여 직접 논리회로를 설계, 제작할 수 있다. 이전 실험을 통해 습득한 Modeling을 통해 1-bit Subtracter와 1 ... 두 Input 사이의 대소 관계를 살피는 회로로, 논리 회로를 조합시켜서 만든다. Input A와 B를 비교했을 때, A>B이면 AGB=1, A=B이면 EQ=1, A (Sum of even ... 와 비슷한 Logic gate circuit 형태를 띄지만, Inverter 2개를 이용하여 AND gate와 연결시켜줌으로써 Add 연산대신 Sub 연산을 수행하는 회로이다.4-bit

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

다운로드 장바구니
순차회로 설계 - FSM 결과보고서

과 목 : 논리회로설계실험과 제 명 : 순차회로 설계 - FSM담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 29논리 ... 회로설계 실험 결과보고서 #9실험 9. 순차회로 설계 - FSM1. 실험 목표- FSM의 의미와 그 종류인 Mealy, Moore machine에 대하여 알고, 그 작동법을 이해 ... 를 Schematic 기법으로 구현하였다.(6) 출력결과- 왼쪽부터 각각 S1, S2, S3의 출력값이다.- S4와 S5의 상태는 출력되지 않았는데, VHDL 코드를 살펴보았더니 switch

리포트 | 7페이지 | 1,000원 | 등록일 2014.07.25

다운로드 장바구니
VHDL로 구현한 해밍코드(Hamming code)의 인코더(encoder), 디코더(decoder) 설계

설계과정 : 주어진 information bit에 패리티비트를 추가하는 Encoder의 설계, 인코딩 되어진 12자리 비트에 에러를 의도적으로 추가하여 시뮬레이션 했을 때 자체적으로 에러를 정정하여 원래의 비트로 되돌려주는 Decoder의 설계를 한다.관련이론 : Ha..

리포트 | 4페이지 | 5,000원 | 등록일 2013.12.29 | 수정일 2020.12.14

다운로드 장바구니
논리회로실험 - 제 6장 VDHL의 순차회로 중 shift를 설계 결과보고서

과 목 : 논리회로설계과 제 명 : 결과보고서 6담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 5 / 151 ... 초-Clk_d는 0.5초 동안 “L”이다가 다시 0.5초 동안은 “H”동작을 반복-1Hz의 클럭이 발생(2)어떻게 이 회로를 구성할 것인가1) VHDL 코드를 구성하는 기본 설정 ... . IntroductionVDHL의 순차회로 설계에서 Latch vs. Flip-Flop(FF), DFF, Synchronous reset vs. Asynchronous reset, Signal

리포트 | 15페이지 | 1,000원 | 등록일 2014.08.15

다운로드 장바구니
[VHDL] 전감산기의 설계

와 위에서 빌림수를 나타내야 한다. 전감산기를 설계하는 과정을 통해 조합논리회로를 VHDL로 설계하는 방법을 공부한다. 또한 이 실습을 통해 if~end if 구문을 배울 수 있 ... . VHDL로 설계한 전감산기를 컴파일, 시뮬레이션하고 시뮬레이션 결과를 진리표와 비교한 후 아래에 보여라.Schematic 설계의 시뮬레이션과 같은 방식으로 시뮬레이션 하였다.Xi,Yi ... LED 출력을 확인했다. 다음 표는 입출력에 할당된 장치의 종류이다.전감산기의 Schematic과 VHDL 설계 두 설계에서 생성된 pof 파일을 DigComV32 키트에 다운로드

리포트 | 6페이지 | 1,000원 | 등록일 2012.12.13

다운로드 장바구니
논리회로설계실험 프로젝트 8Bit 계산기

논리회로설계 설계 보고서 #11. 설계 배경 및 목표논리회로설계 수업을 진행하며 학습한 내용을 활용하여 목표에 따른 논리회로를 설계한다.8bit 덧셈기를 구현하고 결과를 7 s ... 를 7 segment로 출력하는 회로를 설계하는 것이었다. 우리는 이 목표를 수행하기 위하여 우선 BCD 계산기와 7 segment를 VHDL을 이용하여 설계하고, 각 회로를 sc ... egment로 출력하는 회로를 설계하는 것이 이번 설계의 목표이다.설계된 회로로 수행할 덧셈은 다음과 같다.1) 93 + 772) 27 + 643) 51 + 984) 43 + 325

리포트 | 11페이지 | 2,000원 | 등록일 2015.04.17

다운로드 장바구니
순차회로 설계 결과보고서

과 목 : 논리회로설계실험과 제 명 : 순차회로 설계담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 8논리회로설계 실험 ... 결과보고서 #6실험 6. 순차회로 설계1. 실험 목표- 순차회로의 기본요소인 Latch와 Flip-Flop에 대하여 알아보고, 이를 응용한 레지스터의 작동 방식에 대해서도 이해 ... 때 출력값은 항상 값을 유지하였다.2. 8비트 시프트 레지스터 VHDL 코딩(1) 소스 코드 - D F/FD F/F8bit shift register- reset에 1이 입력

리포트 | 9페이지 | 1,000원 | 등록일 2014.07.25

다운로드 장바구니
실험2 제07주 Lab05 Post Mux & DMux & BCD

. Reference1. Introduction1) Purpose of this Lab출력이 오로지 입력에 의해 영향을 받는 조합 논리 회로(Combinational Circuit ... ) 중 Multiplexer와 Decoder, 그리고 BCD to Excess-3 Code Converter를 설계, 제작함으로써 조합 논리 회로의 성질을 이해할 수 있다.2 ... Circuit의 동작원리와 설계 방법을 익히는 심화된 실험이었다. 조합 논리 회로는 Output이 Input에 의해 변하는 회로이다. Lab 1, 2, 3의 경우를 살펴볼 때, Output

리포트 | 11페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

다운로드 장바구니
논리회로실험 2014 Flip Flop

게 작동되는 shift register를 설계한다.shift register 논리회로는 비동기 reset을 갖는다. 이 회로의 모든 input 가운데 가장 큰 우선순위를 갖는 것 ... RHH10H↑Logical LHH11L↑Arithmetic RHH11H↑Arithmetic L우리가 설계할 shift register는 3가지의 shift를 선택할 수 있는 회로 ... 이라고도 한다. reset pin 다음으로 회로 동작 제어에 있어서 우선순위를 갖는 것은 clk이다. reset의 입력이 0이 아니라면 회로는 clk의 제어를 받아서 clk의 변화

리포트 | 10페이지 | 1,000원 | 등록일 2014.11.05

다운로드 장바구니

이전10개 9 10 11 12 131415 16 17 18 다음10개

파워링크

신청하기