"논리회로실험"의 검색결과 입니다.

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verilog 전전설2 레포트 논리회로 텀프로젝트 실험12 멀티플렉서 vhdl 논리회로실험 디지털회로실험 라인트레이서

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"논리회로실험" 검색결과 441-460 / 4,713건

서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 예비 보고서

1. 실험 목적1) Arithmetic comparator를 기본 게이트 및 VHDL로 구현한다.2) 1-bit full adder를 기본 게이트 및 VHDL로 구현한다.3) 3 ... 를 비교하는 회로이다. 3개의 출력 AgtB, AeqB, AltB가 있으며 각각 A>B, A=B, A ... 1]에 회로도를 나타내었다.2) Half-Adder두 1-bit 2진수의 덧셈 결과는 [표 1]의 진리표와 같다. 여기서 carry는 AND 연산으로, sum은 XOR 연산으로 얻

리포트 | 9페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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[논리회로 및 실험1 결과보고서] 실험7. 부울 법칙과 드모르간의 정리 결과보고서

.* 부울 법칙 10과 11을 증명하기 위한 회로 설계* 실험을 통해 3-입력 변수를 가지는 회로에 대한 진리표를 작성하고, 드모르간의 정리를 이용하여 대수적으로 등가인지를 증명.2 ... 었다. 논리회로 이론시간에 글이나 말로만 설명들었었던 부울 법칙을 오실로스코프를 통하여 직접 눈으로 관측함으로써 그저 외우기에 바빴던 법칙들에 대해 애매했었던 부분들이 상당부분 해소 ... 결과보고서실험 7. 부울 법칙과 드모르간의 정리과목명담당교수담당조교학과제출일학번/이름1. 실험목표* 부울 대수(Boolean algebra)의 여러 법칙들에 대한 실험적 증명

리포트 | 7페이지 | 2,000원 | 등록일 2019.04.26 | 수정일 2019.05.27

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[논리회로실험] 실험1. 기본 게이트 설계

과 목 : 논리회로설계실험과 제 명 : 실험1. 기본 게이트 설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.03.24 ... your circuit does이번 사용할 회로는 단순한 논리 게이트들 이다. 실험에 사용할 게이트는 총 3개로 AND 게이트, OR 게이트, XOR 게이트를 사용한다.AND 게이트 ... IntroductionModelSim 프로그램을 통해 '논리회로' 시간에 배운 논리 게이트들의 VHDL 코드를 직접 짜보고 실제로 잘 구현되는지 확인한다.Design① Describe what

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.22

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[논리회로실험] 실험4. ALU&Booth

과 목 : 논리회로설계실험과 제 명 : 실험4. Booth 곱셈기 및ALU 설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.04.09 ... 한다. 즉, 흔히 말하는 사칙연산과 같은 연산을 말한다. 여기서는 두 수를 더하고 빼는 것과 어떤 수에 1을 더하거나 빼는 것을 의미한다.② 논리연산 : 논리회로에서 배우는 연산이 ... .Introduction이전 실험들을 통해 단순한 가/감산기(Ripple Carry Adder)와 응용된 가/감산기(Carry Lookahead Adder)를 설계해보았다. 이번 실험

리포트 | 31페이지 | 2,500원 | 등록일 2014.03.22

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[디지털 논리회로 실험] 14장. 레지스터 결과레포트

논리회로실험 A반결과14장레지스터5조이름학번실험일15.05.26제출일15.06.02실험에 사용된 기기 및 부품 : HD74LS74AP, SN74LS157N, 직류전원공급장치 ... , 디지털 실험장치,전압계, LED 3개, 330옴 저항 3개실험 14.2 전송제어 입력이 있는 병렬레지스터(1) IC 7474(D Flip-Flop) 2개와 74157(2x1 ... 멀티플렉서)을 이용한 전송제어 입력이 있는 병렬레지스터 회로의 회로도이다. 회로도에 IC 핀 번호를 작성하라.(2)Q _{0,} Q _{1,} Q _{2}를 “000”으로 초기화하라

리포트 | 3페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2022.10.09

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(논리회로실험)Basic Gates입니다.

-input NOR Gate A = 0, B = 0, C = 0 일 때의 결과 >* 실험 과정에 쓴 대로 회로를 구성하였다. A = 0, B = 0의 입력 값을 넣고 각각 OR ... 과도 일치한다.2) 실험 고찰이번 실험은 Logic Gates를 이해하고 Logic 회로 구성 법칙(Boolean equation, DeMorgan의 법칙)을 이해하는 실험이 ... < 실험 1. Basic Gates >1) 실험 과정 및 결과* 실험 1) 3-input And Gate 구성< 3-input And Gate Logic diagram >* 실험

리포트 | 12페이지 | 1,500원 | 등록일 2013.06.09

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<논리회로실험>가산기와크기비교기

로 합산하여 역시 BCD로 합의 숫자를 생성하는 회로이다. BCD가산기는 그의 내부 구조에 보정 논리를 포함하고 있어야 한다. 2진식 합에 0110을 합하려면 제 2의 4비트 2진식 ... . 1001더하기표 1. 2진수를 Excess-3 코드로 변환회로도로부터 회로를 구성하여라. 실험 결과의 표 2 진리표에 있는 모든 가능한 입력을 테스트하여라. 출력은 LED로부터 읽 ... 을 수 있는데, LED가 ON일 때는 논리 1을, OFF일 때는 0을 나타낸다.그림 5. 그림 4 회로 구성입력(2진수)출력(Excess-3)D C B AA’D C B A0 0 0

리포트 | 3페이지 | 1,500원 | 등록일 2015.12.14

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06 논리회로설계실험 예비보고서(순차회로)

논리회로설계 실험 예비보고서 #6실험 6. 순차회로 설계1. 실험 목표래치와 플립플롭에 대해 이해한다. 각 각 어떤 종류의 래치와 플립플롭이 있는지 알아본다.JK 플립플롭 ... 및 귀환 요소가 있어 플립플롭과 유사하지만 clock 입력이 없어 비동기식 순서논리회로이다.종류는 S-R래치와 D래치가 있다.- SR 래치S(set) 및 R(reset)으로 된 ... ) 특성표JKQ(T)Q(T+1)*************1101001101111011110(3) 상태도(4) 논리기호(5) NOR 게이트를 이용한 JK FF 회로도 (펜으로 그릴 것

리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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06 논리회로설계실험 결과보고서(순차회로)

논리회로설계 실험 결과보고서 #6실험 6. 순차회로 설계1. 실험 목표JK 플립플롭을 VHDL을 이용해 설계해본다.레지스터에 대해 이해하고 VHDL을 이용해 시프트 레지스터 ... 를 설계해본다.2. 실험 결과실험 1. JK 플립플롭 VHDL 코딩(1) JK FF 진리표JKQ(T+1)00Q(t)01010111Q’(t)(2) 설계 내용1) 소스 코드2) 테스트 벤치 ... 되도록 하였다.wave form 확인 결과 설계된 JK 플립플롭이 정상 작동 함을 확인 할 수 있다.PR값이 주어지기 전 까지는 Q와 Q_bar 값이 아무 값도 갖지 않는다.실험

리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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논리회로실험레포트) BCD 수체계, 7-세그먼트

해 주는 디지털 시스템 구성.3. 모의실험용으로 결함을 만들어 놓은 회로의 고장 진단.사용 부품1. LED 4개2. 7447A BCD/10진 디코더3. MAN72 7-세그먼트 ... 디스플레이4. 4조 DIP 스위치5. 저항 : 330Ω 11개, 1.0kΩ 1개실험순서1.이 실험의 회로를 구성하기 전에 ‘실험 개요’의 ‘회로 결선’ 부분을 복습하도록 하여라. 이번 ... 실험부터 IC에 대한 핀 번호는 생략한다. 핀 번호들은 부록 A의 데이터 시트나 제조업체의 웹 사이트를 참조하기 바란다. 회로 결선을 하기 전에 직접 알아낸 핀 번호를 도면에 기입

리포트 | 10페이지 | 2,000원 | 등록일 2015.10.19

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아주대 논리회로실험 실험1 basic gates 예비보고서

을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 2015/03/13과목명: 논리회로실험교수명: 이정원분 반:학 번:성 명:1. Basic Gates실험목적기본 ... INPUTOUTPUTABXYZ0010100101010100101010111101111111111111참고문헌기본논리게이트 chorogyi.tistory.com/attachment/48d31922d2c2e6S.pdf이효종 외 2명. 『논리회로입문』. 서울 : 영한출판사, 2002 ... 음,두 집합의 교집합의 보집합은 각각의 집합의 보집합의 합집합과 같음을 말하는데이것을 이해하고 식을 간단히 하는데 응용할 수 있도록 한다.실험이론Logic gateAND

리포트 | 8페이지 | 1,000원 | 등록일 2016.07.20 | 수정일 2016.09.21

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아주대학교 논리회로실험 설계 에비보고서

[설계 Project. Up/Down Counter 설계]? 실험 목적- FPGA를 이용하여 Up ? Down Counter를 설계한다.? 작동 원리 설명1. 기능 설명- 보드 ... 를 받으면 현재 상태에서 99999까지 남은 숫자를 down-counting으로 전환한다.- 동작 중 key0 신호를 받으면 현재 상태에서 정지한다.2. Part별 설계 회로 분석 ... [Switch Part] : Start/Stop 버튼오른쪽의 회로에서 각각의 두 버튼에 JK플립플롭을 사용하였다. JK플립플롭은 SR플립플롭에서 정의되지 않은 S와R이 ‘11’상황

리포트 | 6페이지 | 1,500원 | 등록일 2016.06.16

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논리회로실험) Register / Shift register 결과

]110000001000000012010100000001000030100100000001000401100100001001005011Ring counter는 clk이 인가되는 순간과 sel 의 값에 영향을 미친다고 볼 수 있다.* 실험 분석- 이번 실험에서는 Register 회로를 구현하고 그 회로에 대한 ... 특징과 원리를 직접 결과 값을 확인해보는 첫 번째 실험과, Ring counter 회로를 구현하고, 그 회로에 대한 특징과 원리를 직접 결과 값으로 확인해보는 두 번째 실험을 걸쳐 ... 시행하였다.① Register 회로- 첫 번 째 실험은 Register 회로를 스키매틱으로 직접 구현하고, 이를 DE2-115 FPGA에 입력/출력 포트를 연결하여 입력에 대한

리포트 | 11페이지 | 2,000원 | 등록일 2014.01.06

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논리회로실험) Mux and Demux 결과

하여 구현한다.- 이번 실험에서의 Demultiplexer는 1. 2 x 1 Multiplexer 에서와 달리 enable 이 없다.[ 그림 ] 1 x 2 Demultiplexer 회로 ... 때 i0 의 값에 영향을 준다.2. 실험 고찰1. 4 x 1 multiplexer의 회로를 구현하기 위해 Quartus II를 이용하여 회로를 구현한 후 ModelSim 값과 DE ... 결 과 보 고 서6주차실험 5 : MUX and DEMUX1. 실험 과정- 이번 실험은 Multiplexer ( MUX ) 와 Demultiplexer ( DEMUX ) 의 원리

리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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디지털논리회로실험 텀프로젝트

똥피하기 게임을 KIT에 구현- 디지털논리회로실험 프로젝트 최종 보고서 ?0. 목차- 서론- 본론- 결론- 참고문헌- 프로젝트 후기1.서론설계 구성 요소 : 목표 및 기준 설정 ... 할 수 있다.2.본론설계 구성 요소 : 합성, 분석, 제작- 세부 사항 (1) 전체 블록 diagram전체적으로 CLK을 통하여 회로를 제어해주는데 분주기를 통하여 각각의 부분

리포트 | 8페이지 | 2,000원 | 등록일 2013.02.11

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아주대 논리회로실험 실험4 예비보고서 Multiplexer & Demultiplexer

을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 2015/04/03과목명: 논리회로실험교수명: 이정원분 반: 5조학 번:성 명:실험 4Multiplexer ... & Demultiplexer실험목적멀티플렉서(Multiplexer)와 디멀티플렉서(Demultiplexer)의 작동원리를 익히고 실험을 통해 실제 동작을 확인한다.실험이론멀티플렉서 ... (Demultiplexer)디멀티플렉서(DeMUX)는 1개의 입력 선을 받아들여 n개의 선택선의 조합에 의해 2ⁿ개의 출력선 중에서 하나를 선택하여 출력하는 회로이며 데이터 분배기

리포트 | 5페이지 | 1,000원 | 등록일 2016.12.24

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01-논리회로설계실험-예비보고서

과 목 : 논리회로설계실험과 제 명 : #1 기본게이트 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A ... 반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 3. 11논리회로설계 실험 예비보고서 #1실험 1. 기본 게이트 설계1. 실험 목표VHDL의 기본개념 ... 에 회로의 효율성이나 속도를 높이는 데에는 최적일 것이다.3. 실험 내용- 실험 1. 2개의 입력을 가진 AND, OR, XOR을 동작적 모델링과 자료 흐름 모델링으로 작성하시오.(1

리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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논리회로실험) ALU 예비보고서

장치라고 부른다. ALU 은 지난 실험 간에 사용되었던, AND, OR, XOR, NOT 등의 GATE 회로들을 포함하여, 덧셈, 뺄셈, 곱셈, 나눗셈 등을 수행하는 연산 논리회로 ... 값의 크기가 ‘크다’, ‘작다’ 등으로 비교를 한다.- 논리 연산 장치이전 실험에서 다루었던 논리 연산자들 AND , OR , XOR, NOT 등의 GATE를 통해 그 수 치를 ... 예 비 보 고 서12주차실험 11 : ALU1. 실험 목적- ALU 의 원리를 이해하고, 특성을 실험으로 익힌다.2. 기본 실험 이론* ALU 란 무엇인가? ??- ALU

리포트 | 3페이지 | 2,000원 | 등록일 2014.01.06

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논리회로실험) Counter/ Timer 결과레포트

결 과 보 고 서11 주차실험 10 : Counter & Timer1. 실험 과정- 본 실험의 목적은 Up & Down Counter의 논리와 회로를 이해하고, 타이머의 특성 및 ... 동작에 대한 이해를 바탕으로 그것을 실험을 통해 익히는 데 있다. 실험은 Quartus II를 이용하여 회로를 구현하고, FPGA 에 연결하여 회로 결과를 확인 ... 하고 Modelsim을 이용하여 파형을 확인한다.* 본 실험에서는 첫 번째 과정에서 Up-counter의 회로를 Quartus II를 이용하여 구현하고 DE2 - 115와 Modelsim의 파형

리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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04-논리회로설계실험-예비보고서

과 목 : 논리회로설계실험과 제 명 : #4 디코더 엔코더 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 ... : A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 1논리회로설계 실험 예비보고서 #4실험 1. 디코더 엔코더 설계1. 실험 목표2 bit ... 2 ^{N}가지 정보로 바꿔주는 조합논리회로이다.- 인에이블(enable) 단자가 있는 디코더와 각종 코드를 상호 변환하는 디코더도 있다.(2) 엔코더 란?- 부호화기로도 불린다.

리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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