"논리회로소스코드"의 검색결과 입니다.

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엘리베이터 회로 atmega128 논리회로 vhdl stopwatch ALU verilog 도어락 라인트레이서 bcd가산기설계

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"논리회로소스코드" 검색결과 161-180 / 302건

컴활1급 필기(1과목 컴퓨터일반) Sno

, 최근 플래시 롬 저장으로 쉽게 변경 가능필드(파일 구성 단위) -> 레코드(자료 처리 단위) -> 파일(프로그램 구성 단위) -> 데이터 베이스디지털 컴퓨터(산술,논리/논리 회로 ... /정밀도↑/플밍o/기억o/범용) // 아날로그 컴퓨터(미·적분/증폭회로/정밀도↓/플밍x/기억x/특수목적)자료의 표현 방식- 문자 표현 코드1. BCD 코드 : 2개 Zone 비트, 4 ... 내에 포함된 자바)자바 스크립트 (자바 애플릿 단점 보완, 소스코드 HTML 문서에 포함, 사용자 브라우저 직접 번역)UML (모델링 언어의 표준화)VRML (3차원 가상 공간

시험자료 | 10페이지 | 1,500원 | 등록일 2018.07.21

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06 논리회로설계실험 결과보고서(순차회로)

논리회로설계 실험 결과보고서 #6실험 6. 순차회로 설계1. 실험 목표JK 플립플롭을 VHDL을 이용해 설계해본다.레지스터에 대해 이해하고 VHDL을 이용해 시프트 레지스터 ... 를 설계해본다.2. 실험 결과실험 1. JK 플립플롭 VHDL 코딩(1) JK FF 진리표JKQ(T+1)00Q(t)01010111Q’(t)(2) 설계 내용1) 소스 코드2) 테스트 벤치 ... 내용1) 소스 코드 D FF2) 소스 코드 - 구조적 설계3) 테스트벤치4) Wave Form5) 결과 분석8비트 시프트 레지스터를 설계하기 위해 D플립플롭을 이용하였다. 우선 D

리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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순차회로 설계 - 카운터 결과보고서

과 목 : 논리회로설계실험과 제 명 : 순차회로 설계 - 카운터담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 22논리 ... . 또 클럭 분주기의 기능을 이해하고 VHDL 코딩의 시뮬레이션에 활용한다.2. 실험 결과- 실험 1. 4비트 비동기식 업카운터 설계(1) 소스 코드- 변수 Y에 2진법으로 0~9 ... 부터 9에 해당하는 출력이 반복적으로 나타났다.- 실험 2. 8비트 존슨 카운터 설계(1) 소스 코드- 8비트짜리 존슨 카운터로 카운팅 할 때마다 MSB의 값을 반전시켜서 LSB

리포트 | 6페이지 | 1,000원 | 등록일 2014.07.25

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07 논리회로설계실험 결과보고서(RoV)

논리회로설계 실험 결과보고서 #7실험 7. RoV Lab7000 사용법1. 실험 목표RoV-Lab7000이 목표에 맞게 동작하도록 VHDL을 이용하여 설계한다.led와 7 s ... ) 소스 코드2) 결과3) 결과 분석장치에 부착된 스위치를 통해 led를 점등시키기 위해 vhdl을 이용해 설계하였다. case 문을 이용하여 스위치를 뜻하는 입력 SW 값에 따라 ... 입력에 따라 led 점등이 되는 것을 확인 할 수 있다.실험 2. 7 segment에 HELLO 출력1) 소스코드2) 결과3) 결과 분석if문에서 입력 digit_con의 각 자리

리포트 | 8페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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09 논리회로설계실험 결과보고서(fsm)

논리회로설계 실험 결과보고서 #9실험 9. FSM1. 실험 목표무어머신의 개념을 이용해 주어진 동작에 맞게 작동하는 자판기를 설계한다.2. 실험 결과실험 1. 무어머신을 이용 ... -1S5S3---1 자판기 상태표(2) 설계 내용1) 소스 코드자판기 동작 코드debouncing 코드3) 스케메틱 설계4) 결과상태 S1상태 S1 -> S3 (50원 추가)상태 S ... 1 (50원 추가)3) 결과 분석자판기 본체 코드는 2가지 process 로 구성되어있다. 첫 번째 프로세스 문에서는 스위치 입력 X에 따라 STATE_C 가 다음 상태를 가지

리포트 | 7페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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순차회로 설계 결과보고서

과 목 : 논리회로설계실험과 제 명 : 순차회로 설계담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 8논리회로설계 실험 ... 를 한다.2. 실험 결과- 실험 1. JK F/F(1) 소스 코드JK F/F 진리표- 진리표를 참고하여서 rising edge의 clock이 걸릴 때마다 Q(t+1)이 출력되도록 설계 ... 때 출력값은 항상 값을 유지하였다.2. 8비트 시프트 레지스터 VHDL 코딩(1) 소스 코드 - D F/FD F/F8bit shift register- reset에 1이 입력

리포트 | 9페이지 | 1,000원 | 등록일 2014.07.25

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01 논리회로설계실험 예비보고서(And,or gate)

논리회로설계 실험 예비보고서 #1실험 1. 기본게이트 설계1. 실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링 ... logic device, 제조 후 사용자가 내부 논리 회로의 구조를 변경할 수 있는 집적 회로)와 같은 기능을 갖는 논리 블록들과 그것을 서로 연결하여주는 스위치, 행렬 등이 칩 내부 ... 을 동작적 모델링과 자료 흐름 모델링으로 작성하시오.(1) AND GATE1) 진리표입력 X입력 Y출력 F*************) 소스 코드동작적 모델링자료 흐름 모델링

리포트 | 8페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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순차회로 설계 - FSM 결과보고서

과 목 : 논리회로설계실험과 제 명 : 순차회로 설계 - FSM담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 29논리 ... -Y100000001S2S2S4S5-Y200000111S3S3S2S4-Y300011111S4S1---Y411100000S5S3---Y511111100(3) 소스 코드 - 스위치 ... tering 현상을 D flip-flop을 사용하여 문제점을 해결하였다.(4) 소스 코드 - 무어 머신- State Diagram을 case ~ when ~ end case 구문을 이용

리포트 | 7페이지 | 1,000원 | 등록일 2014.07.25

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아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계

논리회로 V H D L 프로젝트 과제목 차1. 프로젝트 문제 (설계 조건)2. 프로젝트 문제 분석 (설계 예상 방향)3. 소스 코드4. Testbench 코드5. ModelSim ... 프로그램을 이용한 Testbench 코드 시뮬레이션6. XST로 합성한 RTL 회로7. 고찰8. 추가적인 설계 Ⅰ: 다른 방식의 설계 (입력이 ASCII CODE)9. 추가적인 ... . 소스 코드xilinx VHDL Design Tool을 이용하여 코딩한 소스소스 코드 설명→ 위 코드에서 볼 수 있듯이 엔티티 선언부에는 학번과 이름을 입력시키는 i 입력 포트와i

리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02

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(디지털도어락) - 마이크로컨트롤러 설계 연구보고서

하는 이유는 입력단 회로에서 풀업, 풀다운저항을 사용하는 이유는 입력 논리값을 H, L로 올바르게 인가하려는 경우, 그리고 현재는 입력 신호를 사용하지 않으나 나중에 사용할지도 모르 ... motor의 연결 회로도이다.노란선은 PWM 즉 Atmega128의 소스에맞는 부분에 연결시키면 되고, 레드선은 Vcc (+)에 연결, 블랙선은 GND (-) 즉 접지에 연결시켜 주 ... 는 비밀번호 입력시 그 숫자가 LCD에 그대로 출력을해서 내가 누른 비밀번호가 어떤건지 볼수있게 설정한다. Moter는 비밀번호가 맞다면 90도회전을 하게 AVR 소스를 알맞게 설정

리포트 | 4페이지 | 4,000원 | 등록일 2014.12.23

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SOC설계및실습 Processor Report

회로이다. 여기서는 레지스터를 선택하는 역할을 한다.decoder 2x4 설계코드Decoder 2x4 테스트 벤치코드5.Mux 2x1, Mux 4x1MUX는 여러 개의 데이터 ... 하고 있는 Latch의 역할을 한다Register 설계 코드 Register 테스트벤치 코드7.ALUALU(산술논리장치)는 컴퓨터 명령어 내에 있는 연산자들에 대한 연산과 논리동작 ... , 증가, 감소, 전송 등을 수행하며, 논리장치는 데이터의 AND, OR, XOR, A의 보수 등을 수행한다.ALU 설계코드ALU 테스트벤치코드8. Simple

리포트 | 18페이지 | 2,000원 | 등록일 2014.06.20

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반가산기 & 전가산기 예비보고서

과 목 : 논리회로설계실험과 제 명 : 반가산기 & 전가산기담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 3. 27논리회로 ... )는 이진수의 한 자리수 2개를 이용하여 합과 자리올림수를 연산한다. AND, OR, NOT의 세 가지 종류의 논리회로만으로 구성할 수 있다.(2) 전가산기전가산기(full adder ... 하고 논리식으로 정리하시오.S = X'Y + XY' = X ? YC = XY(2) 소스 코드 (동작적 모델링 / 자료흐름적 모델링)동작적 모델링자료 흐름 모델링library

리포트 | 6페이지 | 1,000원 | 등록일 2014.07.25

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5주차 예비보고서(UART와 AD컨버터)

은 Output code로써 디지털 값으로 표현이 되는 것을 볼 수 있다. 예를 들어서 여기서 output code가 0x01의 값이 나왔다는 이야기는 0.01953125V라는 이야기이 ... 는 수신 신호의 상태가 논리 ‘1’에서 논리 ‘0’으로 변하는 하강 에지, 즉 시작비트를 기다린다. 하강 에지를 검출하면 UART는 이 때부터 카운터를 사용하여 내부 신호의 펄스 수 ... 를 세기 시작한다. 신호의 각 비트가 변하는 순간은 전압이 불안정하므로 UART는 가능하면 각 데이터 비트의 한 가운데에서 입력의 논리 값을 읽는 것이 안정적이다. 시작 비트

리포트 | 16페이지 | 2,000원 | 등록일 2014.07.08 | 수정일 2023.09.07

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05 논리회로설계실험 예비보고서(조합회로)

논리회로설계 실험 예비보고서 #5실험 5. 조합회로 설계1. 실험 목표비교기, MUX, DEMUX, ALU에 대해서 알아본다.VHDL 문법 중 function과 procedure ... 에 대해 알아보고 이를 이용하여 ALU를 설계해본다.2. 예비 이론(1) 비교기두 이진수의 크기를 비교하는 조합 논리회로로 비교를 통해서 생성되는 결과는 AB, A=B 가 있 ... 명령어 내에 있는 연산자들에 대해 연산과 논리동작을 담당한다. 두 숫자의 산술연산, 논리연산을 계산하는 디지털 회로이다.대부분의 ALU는 다음의 연산을 수행할 수 있다.정수형 산술

리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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Verilog HDL

은 논리 회로를 설계하더라도 다른 방법이 있음을 알 수 있었고 각각의 장단점이 있음을 확인할 수 있었다. 또한 처음엔 HDL으로 설계하는 것이 어려웠으나 실험을 진행하면서 어떤 식 ... 되는 경우를 제외하고는 무시공백(blank)과 탭은 문자열에서 의미 있게 취급주석(comment)HDL 소스코드의 설명을 위해 사용되며, 컴파일과정에서 무시됨단일 라인 주석 문 ... )Verilog HDL 개요Verilog HDL의 모듈Verilog HDL 모델링 예행위수준 모델링 (조합논리회로)행위수준 모델링 (순차회로)Verilog HDL 모델링테스트벤치 모듈

리포트 | 77페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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CUBLOC

대한 출력이 즉각적으로 처리논리회로로서 아주 복잡한 처리를 하는 데 한계가 있음②복잡한 회로에서는 동작 가능한 상태로 대기 후, 입력 조건에 해당하는 출력을 내보냄유저 인터페이스 ... 기로 한다.② 실험이론큐블록은 LADDER LOGIC과 BASIC언어를 지원한다.LADDER LOGIC과 BASIC 언어LADDER LOGIC의 가장 큰 특징은 모든 회로가 동시 ... 에 동작하는 "병렬처리(Parallel)방식"이라는 점이다.위의 회로에서 A회로와 B회로는 언제든지 동작 가능한 상태로 대기 중이다. 입력이 들어오면 출력 포인트가 활성화 된다. 이

리포트 | 11페이지 | 1,000원 | 등록일 2015.09.16

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판매자 표지

VHDL 설계-encoder

ode_(8~0)std_logic_vector(3 downto 0)학번 입력3) Architecture - 실제 회로 동작 부분을 표현하며, 1개의 함수와 1개의 process로 구성 ... 하였다. process를 정의하기 전에 함수를 정의하였는데, enable신호를 만들어 주기 위해 입력된 2진수의 학번 신호를 10진수로 디코딩하는 함수이다.함수명: code_to ... _enable기 능: 학번 신호를 10진수로 디코딩입 력: code: std_logic_vector(3 downto 0), num: integer출 력: result: std

리포트 | 15페이지 | 2,000원 | 등록일 2012.07.12

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8주차 결과 전자전기컴퓨터설계 실험 3

Semiconductor Field Effect Transistor 줄여서 MOSFET의 구성과 특징을 이론적으로 살펴보고 기본적인 논리 회로(Gate)를 설계하는 실험을 통해 MOSFET ... MOSFET에 대한 구조, 동작, 특징 등 기본적인 학습을 이론적으로 공부한다. 또한 논리설계회로 And, Or, Nor, Nand, Not Gate 등 7가지의 Gate의 입 ... 소자를 이용하여 논리회로를 직접 설계하여 결과값을 확인 할 수 있었다. 논리회로의 7가지 GATE의 Input, Output을 Vin과 Vout을 통해 확인 할 수 있었다. 하지

리포트 | 19페이지 | 1,500원 | 등록일 2014.07.01 | 수정일 2014.07.03

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04 논리회로설계실험 결과보고서(인코더,디코더)

논리회로설계 실험 결과보고서 #4실험 4. 디코더 인코더 설계1. 실험 목표디코더 인코더에 대해 이해하고 VDHL을 이용해 설계해본다.이 때, 디코더 설계시에는 동적적 표현(if ... *************00010010000001000110000100010000010000101001000001100100000011110000000(1) 동작적 표현 (if문 사용)1) 소스 코드2) 자료흐름적 표현 (when ~ else 문 사용)3 ... 0000000100000000010001000001000100000100001100010000100001000001010100000011010000000111(1) 동작적 표현 (case문 사용)1) 소스 코드2) 자료흐름적 표현 (with ~ select ~ when 문 사용)3) 테스트

리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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VHDL코드를 이용한 Seven Segment구현 및 simulation

't care로 채워 넣었다.?bool대수식 (3주차 레포트 참고)?회로도3-4 소스코드와 설명library ieee; -- 라이브러리 지정use ieee.std_logic ... _1164.all;entity seg_code isport(A0, A1, A2, A3 : in std_logic; -- A0 ~A3 까지 입력 포트a, b, c, d, e, f, g ... : out std_logic); -- a ~ g 까지 출력 포트end seg_code;architecture sample of seg_code isbegina

리포트 | 5페이지 | 1,500원 | 등록일 2010.12.27

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