전자회로실험 Verilog 언어를 이용한 Sequential Logic 설계실험 레포트

목차

1. 실험 제목
2. 실험 목표
3. 실험 장비 및 부품
4. 관련 이론
5. Vivado Simulation
6. 참고 문헌

본문내용

1. 실험 제목
Verilog 언어를 이용한 Sequential Logic 설계

2. 실험 목표
- Hardware Description Language(HDL)을 이해하고 그 사용방법을 익힌다.
- Field Programmable Gate Array(FPGA) board 의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.

3. 실험 장비 및 부품
- Digilent Nexys4 FPGA Board
FPGA 보드는 범용 반도체(ASSP)와 주문형 반도체(ASIC)의 중간 정도에 위치한 성격을 가지는 logic반도체이다. 주문자들이 직접 설계할 수 있는 형태로 만들어져 있다. 프로그래밍을 위한 소프트웨어를 제공하여, 소비자들이 추후 소프트웨어를 통해 용도에 맞게 활용할 수 있도록 만들어져있다. 장점으로는 재수정이 가능하고 설계 회로 테스트를 현장에서 해볼 수 있다는 점, 간편하게 설계한 로직을 반복적으로 이식 할 수 있다는 점이 있다. 단점으로는 느린 작동 시간과 칩의 큰 사이즈, 많은 전력을 사용한다는 점이 있다.

- vivado
베릴로그(Verilog)
IEEE 1364로 표준화된 베릴로그(Verilog)는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다.
C 언어와 비슷한 문법을 가져서 사용자들이 쉽게 접근할 수 있도록 만들어졌다. ‘if’나 ‘while’과 같은 제어 구조도 동일하며, 출력 루틴 및 연산자들도 거의 비슷하다. 다만 C 언어와 달리, 블록의 시작과 끝을 중괄호 기호를 사용하지 않고, 대신에 Begin과 End를 사용하여 구분하고, HDL의 특징인 시간에 대한 개념이 포함되었다는 것 등의 일반적인 프로그램과의 다른 점도 존재한다.

4. 관련 이론
- SR Latch

참고자료

· 베릴로그 - 위키백과, 우리 모두의 백과사전 (wikipedia.org)
· https://www.youtube.com/watch?v=Xi8P8s7FQns
· https://blog.naver.com/makeflood/222374491009
· https://terms.naver.com/entry.naver?docId=839582&cid=42344&categoryId=42344