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디지털시스템설계실습_HW_WEEK112025.05.091. 7 세그먼트 업다운 카운터 이 프레젠테이션은 7 세그먼트 업다운 카운터를 구현하는 방법을 설명합니다. 이를 위해 Verilog 코드를 사용하여 상태 머신을 설계하고, 각 상태에 따라 7 세그먼트 디스플레이의 출력을 제어합니다. 또한 시뮬레이션을 통해 동작을 확인하고, 합성 후 critical path delay를 분석합니다. 이를 통해 FSM 설계의 효율성과 7 세그먼트 디스플레이의 작동 원리를 이해할 수 있습니다. 2. 상태 머신 설계 이 프레젠테이션에서는 7 세그먼트 업다운 카운터를 구현하기 위해 상태 머신을 설계합니다. ...2025.05.09
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[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 2 실험결과보고서2025.05.011. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. IEEE 1364로 표준화되어 있으며 회로 설계, 검증, 구현 등의 용도로 사용할 수 있습니다. HDL을 사용해 설계할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성할 수 있습니다. 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test bench로 구성되어 있습니다. 모듈 단위로 설계하며, Behavioral level, Data Flow level, St...2025.05.01
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ATMEGA128을 이용한 초음파 신호등 만들기 레포트(코드 포함)2025.01.171. 초음파 센서를 이용한 신호등 제어 이 프로젝트에서는 ATmega128 마이크로컨트롤러와 초음파 센서를 이용하여 신호등을 제어하는 시스템을 구현하였다. 초음파 센서로 보행자의 거리를 측정하여 일정 거리 이내에 보행자가 감지되면 신호등의 불빛을 적색에서 녹색으로 변경하고, LCD 화면에 관련 정보를 표시하며 부저로 소리 신호를 제공한다. 이를 통해 보행자의 안전을 향상시키고자 하였다. 2. ATmega128 마이크로컨트롤러 활용 이 프로젝트에서는 ATmega128 마이크로컨트롤러를 활용하여 초음파 센서, LED, LCD, 부저 등...2025.01.17
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Verilog HDL을 이용한 AND Gate 설계 및 FPGA 구현2025.11.121. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, IEEE 1364로 표준화되어 있습니다. 회로 설계, 검증, 구현 등의 용도로 사용 가능하며, 회로도 작성 대신 언어적 형태로 전자회로의 기능을 구성합니다. Module 단위로 설계되며, Synthesis 부분과 Test bench로 구성되어 있습니다. 2. HDL 설계 레벨 HDL 설계는 세 가지 레벨로 구분됩니다. Behavioral level은 진리표와 같이 case를 이용하여 회로의 동작을 정확하...2025.11.12
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컴퓨터 내부 뺄셈 연산: 덧셈기 vs 뺄셈기2025.11.131. 덧셈기를 이용한 뺄셈 2의 보수 표현을 활용하여 뺄셈을 수행하는 방법입니다. 차감할 값을 2의 보수로 변환한 후 원래 값에 가산하여 결과를 얻습니다. 장점은 하드웨어 구성이 단순하고 같은 하드웨어로 덧셈과 뺄셈을 모두 수행할 수 있어 자원 절약이 가능합니다. 단점은 부호 비트 처리가 복잡하고 오버플로우, 언더플로우 등 예외 상황 처리가 필요하며 부호 비트 변경으로 오차가 발생할 수 있습니다. 2. 뺄셈기를 이용한 뺄셈 전용으로 설계된 별도의 하드웨어인 뺄셈기를 사용하여 직접적인 감산 연산을 수행하는 방법입니다. 입력값과 차감값...2025.11.13
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정보화 사회의 형성과 컴퓨터 기술의 발전2025.01.281. 정보화 사회의 형성 정보화 사회는 컴퓨터의 발명과 더불어 급속하게 발전했지만, 이는 단순히 컴퓨터 기술의 발전만으로 이루어진 것이 아니라 인터넷, 모바일 기술, 정부의 정책적 지원, 소셜 미디어의 확산 등 다양한 기술적, 사회적 요소들이 복합적으로 작용한 결과이다. 컴퓨터 기술의 발전이 정보화 사회 형성에 중요한 역할을 했지만, 다른 요소들의 기여도 간과할 수 없다. 2. 컴퓨터 내부의 덧셈기를 이용한 뺄셈 컴퓨터 내부에서 덧셈기를 이용한 뺄셈은 하드웨어 자원 절약과 병렬 처리에 유리하지만, 오버플로우 문제와 일부 산술 연산에...2025.01.28
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디지털시스템설계실습_HW_WEEK122025.05.091. 32-bit ALU 설계 이번 실습에서는 32비트 ALU(Arithmetic Logic Unit)를 설계하고 구현하였습니다. 하위 모듈인 Full Adder, ALU_1, ALU_2를 구현한 후 이를 활용하여 32비트 ALU Top Module과 Pipeline Top Module을 구현하였습니다. 다양한 ALU 연산(AND, OR, ADD, SUB, SET ON LESS THAN)을 수행하고 그 결과를 시뮬레이션을 통해 확인하였습니다. 또한 Synthesis 후 Schematic을 분석하여 Critical Path Delay...2025.05.09
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컴퓨터 하드웨어 설계 및 실험2025.04.251. 라인 트레이싱 및 모터 작동 매커니즘 라인 트레이싱이 탐색한 경로를 바탕으로 모터의 방향을 제어한다. 적외선 센서를 사용하여 바닥의 라인을 트레이싱하고, 이를 통해 모터의 작동을 제어한다. 2. 장애물 감지 매커니즘 초음파 센서가 장애물을 감지하면 모터를 정지시키고 부저를 작동시켜 소리를 낸다. 이를 통해 장애물을 감지하고 대응한다. 3. 갈림길 선택 매커니즘 홀서빙 BOT이 갈림길을 마주했을 때 최단 거리의 갈림길을 선택한다. 이를 통해 효율적인 경로 선택이 가능하다. 4. 목적지까지의 경로 계산 매커니즘 목적지까지 가는 최...2025.04.25
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디지털시스템설계실습_HW_WEEK52025.05.091. 4bit comparator 4비트 comparator 모듈을 구현하고, 이를 연결하여 8비트 cascadable comparator 모듈을 구현하였다. 각 비트를 비교하여 크다, 같다, 작다로 분류하여 출력하는 과정을 이해할 수 있었다. 2. Matrix multiplication 행렬 곱셈 모듈을 구현하면서 컴퓨터가 곱셈 연산을 수행하는 방식을 이해할 수 있었다. 2차원 배열 형태로 구현하는 것이 어려웠다. 3. Positive-edge triggered D flip-flop 양 에지 트리거 D 플립플롭을 구현하면서 동작 ...2025.05.09
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컴퓨터구조_컴퓨터구조 과제12025.01.241. 레지스터 수와 비트 수 결정 컴퓨터의 중앙처리장치(CPU)를 설계할 때 레지스터의 수와 비트 수를 결정하는 것은 매우 중요한 문제이다. 레지스터는 매우 빠르게 작동하는 메모리로, CPU의 성능을 결정하는 핵심 요소 중 하나이지만, 주기억장치에 비해 고가이기 때문에 비용적인 측면도 고려해야 한다. 따라서 레지스터의 수와 비트 수를 결정할 때는 성능과 비용의 균형을 맞추는 것이 중요하다. 2. 개발 시간과 노력 레지스터의 수와 비트 수를 결정하는 데 있어 첫 번째로 고려해야 할 요소는 개발 시간과 노력이다. 레지스터는 CPU 내부...2025.01.24
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