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디지털시스템설계실습_HW_WEEK112025.05.091. 7 세그먼트 업다운 카운터 이 프레젠테이션은 7 세그먼트 업다운 카운터를 구현하는 방법을 설명합니다. 이를 위해 Verilog 코드를 사용하여 상태 머신을 설계하고, 각 상태에 따라 7 세그먼트 디스플레이의 출력을 제어합니다. 또한 시뮬레이션을 통해 동작을 확인하고, 합성 후 critical path delay를 분석합니다. 이를 통해 FSM 설계의 효율성과 7 세그먼트 디스플레이의 작동 원리를 이해할 수 있습니다. 2. 상태 머신 설계 이 프레젠테이션에서는 7 세그먼트 업다운 카운터를 구현하기 위해 상태 머신을 설계합니다. ...2025.05.09
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디지털시스템설계실습_HW_WEEK92025.05.091. 4비트 CLA 어드러 4비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 6.672ns임을 확인했습니다. 2. 32비트 CLA 어드러 32비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 7.416ns임을 확인했습니다. 3. 비트 수에 따른 Critical Path ...2025.05.09
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디지털시스템설계실습_HW_WEEK102025.05.091. FSM Detector 이번 과제를 통해 FSM Detector를 구현해보는 시간이었습니다. Testbench에서 1101 sequency를 포함하는 input x '011011011110111' sequency를 생성하여 그 결과를 확인했습니다. FSM 모듈은 위의 input을 감지하고 그에 따라 1을 출력하는 것을 알 수 있었습니다. 그리고 이 과정을 분석하면서 Detector의 원리도 이해할 수 있었습니다. 2. Verilog Code 과제에서는 FSM_Detector 모듈을 Verilog로 구현하고, Test Bench...2025.05.09