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Verilog를 이용한 Sequential Logic 설계2025.12.201. FPGA (Field Programmable Gate Array) FPGA는 설계 가능한 논리 소자와 프로그래밍 가능한 내부 회로를 포함한 반도체 소자입니다. AND, OR, XOR, NOT 등의 기본 논리 게이트 기능을 복제하여 프로그래밍할 수 있으며, 플립플롭이나 메모리 블록 등의 메모리 요소를 포함하고 있어 디지털 IC 설계 및 검증에 활용됩니다. 2. Verilog (Hardware Description Language) IEEE 1364로 표준화된 Verilog는 전자 회로 및 시스템 설계에 사용되는 하드웨어 기술 언...2025.12.20
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Verilog를 이용한 Sequential Logic 설계실험2025.12.141. Verilog 언어 IEEE 1364로 표준화된 Verilog는 전자 회로 및 시스템 설계에 사용되는 하드웨어 기술 언어입니다. C 언어와 유사한 문법을 가지고 있어 사용자가 쉽게 접근할 수 있으며, if, while 등의 제어 구조를 지원합니다. 다만 블록 구분에 Begin과 End를 사용하고 시간 개념이 포함되어 있다는 점에서 C 언어와 다릅니다. 회로 설계, 검증, 구현 등 다양한 용도로 활용됩니다. 2. FPGA 보드 Digilent Nexys4 FPGA Board는 범용 반도체(ASSP)와 주문형 반도체(ASIC)의 ...2025.12.14
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Verilog 기초 디지털 실험: 테스트벤치 작성 및 디버깅2025.12.121. Testbench 작성 방법 Verilog에서 모듈의 정상 작동을 확인하기 위해 testbench를 작성한다. 먼저 입출력 포트가 없는 testbench 모듈을 선언하고, DUT(Design Under Test)에 사용할 입력 포트는 registers, 출력 포트는 wires로 선언한다. DUT를 인스턴스화한 후 stimulus 코드를 작성하여 다양한 입력 패턴을 생성하고 출력값을 확인한다. 입력값 변경 시 delay를 삽입하여 출력값을 정확히 관찰할 수 있다. 2. 디버깅 방법론 Verilog 코드의 오류는 syntax er...2025.12.12
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한양대 Verilog HDL 32025.05.041. Verilog HDL 이 프레젠테이션은 Verilog HDL의 Blocking과 Non-Blocking 구문에 대해 설명하고 있습니다. Blocking 구문은 순차적으로 실행되는 반면, Non-Blocking 구문은 동시에 실행됩니다. 이번 실험에서는 Non-Blocking 구문을 사용하여 60초 기준으로 1초마다 FPGA Starter Kit가 변하는 Verilog 코드를 설계하고 실행해보았습니다. 7-segment decoder, Multiple digit 7-segments, 60second clock 모듈을 구현하고 이...2025.05.04
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한양대 Verilog HDL 12025.05.041. Verilog HDL Verilog는 IEEE 1364로 표준화된 전자회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. VHDL과 다르게 순차적으로 작동하지 않고 clock에 따라 동시 동작하기 때문에 동시성을 표현할 수 있습니다. Verilog HDL은 Behavioral, Data flow, Structural 레벨로 나뉘며 각각 장단점이 있어 목적에 맞게 사용해야 합니다. 2. AND Gate AND gate의 Verilog 코드를 작성하고 시뮬레이션을 통해 입출력 값이 AND gate의 Truth table과 일치하...2025.05.04
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디지털시스템설계실습_HW_WEEK102025.05.091. FSM Detector 이번 과제를 통해 FSM Detector를 구현해보는 시간이었습니다. Testbench에서 1101 sequency를 포함하는 input x '011011011110111' sequency를 생성하여 그 결과를 확인했습니다. FSM 모듈은 위의 input을 감지하고 그에 따라 1을 출력하는 것을 알 수 있었습니다. 그리고 이 과정을 분석하면서 Detector의 원리도 이해할 수 있었습니다. 2. Verilog Code 과제에서는 FSM_Detector 모듈을 Verilog로 구현하고, Test Bench...2025.05.09
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한양대 Verilog HDL 22025.05.041. Verilog HDL Verilog HDL (Hardware Description Language)은 IEEE 1364에서 표준화된 전자회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. Verilog는 CLK에 따라 동시동작 하므로 동시성을 표현할 수 있고, 컴파일 과정이 기존의 프로그래밍언어와는 다르지만 기본적인 문법은 C언어와 유사합니다. 2. Half Adder (HA) Half Adder (HA)는 기본적인 덧셈 연산을 하는 장치로, 입력 2개와 출력 2개의 구조를 띄고 있습니다. 출력은 Carry와 Sum으로 나타...2025.05.04
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Verilog HDL을 이용한 AND Gate 설계 및 FPGA 구현2025.11.121. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, IEEE 1364로 표준화되어 있습니다. 회로 설계, 검증, 구현 등의 용도로 사용 가능하며, 회로도 작성 대신 언어적 형태로 전자회로의 기능을 구성합니다. Module 단위로 설계되며, Synthesis 부분과 Test bench로 구성되어 있습니다. 2. HDL 설계 레벨 HDL 설계는 세 가지 레벨로 구분됩니다. Behavioral level은 진리표와 같이 case를 이용하여 회로의 동작을 정확하...2025.11.12
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논리회로설계실험 4주차 MUX 설계2025.05.151. 4:1 MUX 4:1 MUX는 4개의 입력 a, b, c, d와 2개의 선택 입력 s1, s0, 그리고 하나의 출력으로 구성되어 있다. 선택 입력 s1, s0의 조합에 따라 4개의 입력 중 하나가 출력으로 선택된다. 이를 Karnaugh map과 Boolean 식으로 표현할 수 있으며, Verilog를 이용하여 dataflow modeling과 gate-level modeling으로 구현할 수 있다. 2. 1:4 DEMUX 1:4 DEMUX는 1개의 입력과 2개의 선택 입력 s1, s0, 그리고 4개의 출력으로 구성되어 있다....2025.05.15
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디지털시스템설계 2주차 과제2025.05.041. Verilog 프로그래밍 이번 과제에서는 Verilog 프로그래밍을 통해 1-Bit Full Adder와 8-to-1 MUX를 구현하는 것이었습니다. 학생은 Verilog 문법을 처음 다루어 어려움이 있었지만, 실습 예제를 복습하면서 모듈, 포트 선언, 벡터 형식 등 Verilog 기본 개념을 익혀나갔습니다. 특히 s[2], s[1], s[0]를 잘못 입력하여 결과가 올바르지 않았던 경험을 통해 Verilog 코드 작성 시 주의해야 할 점을 배웠습니다. 2. 1-Bit Full Adder 이번 과제에서는 1-Bit Full A...2025.05.04
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