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디지털논리회로 논리회로과제 FPGA 사칙연산 전전설2 stopwatch 설계
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"논리회로" 검색결과 1,841-1,860 / 9,769건

  • 자료 표지
    저 전력 MOS 전류모드 논리 병렬 곱셈기 설계 (Design of a Low-Power MOS Current-Mode Logic Parallel Multiplier)
    한국전기전자학회 김정범
    논문 | 6페이지 | 무료 | 등록일 2025.03.21 | 수정일 2025.03.28
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  • 자료 표지
    [기초회로실험]Flip-flop 회로
    단자와 2개의 출력Q와bar{Q}로 구성된 순서 논리 회로를 RS래치 또는 RS flip-flop이라 한다. 이 회로는 두 개의 NAND 게이트나 두 개의 NOR 게이트로 구성 ... Flip-flop 회로1. 실험 목적가. 계수기는 입력되는 클럭의 수를 세는 디지털 회로이다. 계수기를 구성하는 회로는 flip-flop인데, N개의 flip-flop을 사용 ... 에서 2진 데이터를 처리하는데 기본이 되는 회로이다. 레지스트 또는 메모리와 같은 기억소자의 원리가 된다.플립플롭의 종류 : D, S-R, J-K, T와 같은 형식이 있으며 각각 2
    Non-Ai HUMAN
    | 리포트 | 6페이지 | 2,500원 | 등록일 2021.04.02
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  • 자료 표지
    시립대 전자전기컴퓨터 마이크로프로세서 Verilog를 통한 41 mux, ripple carry adder 구현
    값이 출력됨을 알 수 있다.2. Full adder를 이용한 리플캐리애더구현 코드b.- 하프애더의 로직을 사용하지 않고 오직 풀애더의 로직만을 사용해서 논리회로를 구현해야했
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 1,000원 | 등록일 2021.04.12 | 수정일 2021.04.16
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  • 자료 표지
    디지털공학 실생활 사례
    한 논리게이트, 부울 대수 공식, 논리회로 등 이제껏 코드를 짜는 것만이 프로그래머라고 생각했던 나에게 이런 학문들은 원시적으로 느껴지고 이걸 왜 내가 배워야 하는지 크게 와 닿 ... 점을 인접한 점의 영역으로 이탈하게 하는 전송 오류를 수정할 수 있다.2-3. 논리회로논리회로는 불 대수를 물리적 장치에 구현한 것으로, 하나 이상의 논리적 입력값에 대해 논리 ... 연산을 수행하여 하나의 논리적 출력값을 얻는 전자회로를 말한다. 논리회로는 우리 일상에서 너무나도 많은 곳에서 찾아 볼 수 있다. 예를 들어 마이크로프로세서, 즉 중앙 처리 장치
    Non-Ai HUMAN
    | 리포트 | 8페이지 | 1,000원 | 등록일 2021.05.12
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  • 자료 표지
    순차검출기와 32x8 sram verilog 설계
    을 가진 순차회로를 설계함으로써 순차논리회로의 설계 과정을 깊이 이해한다.Verilog설계- 순차 검출기의 상태도- Verilog 코드 기술SD.vmodule SD(stepCLK
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19
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  • 자료 표지
    업다운 카운터 verilog 설계
    제목동기식 BCD 카운터 설계실습 목적동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다. 일상샐활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수 ... 씩 증가하도록 한다. 그리고 각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해
    Non-Ai HUMAN
    | 리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19
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  • 자료 표지
    SR-FF/JK-FF
    논리회로 및 실습결과 레포트1. 제 목 : SR-FF , JK-FF 실습2. 내 용 :실습내용 :latch와FF의 차이는 latche는 들어오는 신호level의 차이에 따른것이고
    Non-Ai HUMAN
    | 리포트 | 7페이지 | 1,000원 | 등록일 2021.01.11 | 수정일 2021.01.13
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  • 판매자 표지 자료 표지
    학점은행제 전자계산기구조 과제
    (multiplexer) 블록도를 설계하여 도시하시오. (4장 논리회로)-진리표입력출력ABCF*************1101001101011011111-카르노 맵BCA000111100000111011 ... + AC’ + AB-논리회로, 블록도선택선 A, B인 경우 선택선 B, C인 경우0 -> I0 4*1 B -> I0 4*1C’-> I1 멀티플렉서 0 -> I1 멀티플렉서C’-> I ... 회로를 도시하시오. ( 4장 논리회로)-진리표입력출력ABCF000000100100011110001011110111111 : High / 0 : Low-카르노맵BCA
    Non-Ai HUMAN
    | 리포트 | 7페이지 | 6,000원 | 등록일 2022.10.30 | 수정일 2023.03.08
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  • 판매자 표지 자료 표지
    [전자회로] Pspice (AND, OR, NOT gate) 회로도 실험 레포트
    gate는 INPUT 중 하나만이라도 1의 값을 가지면 1이 출력되기 때문에 10s, 20s, 30s일 때 1의 출력값을 갖게 된다.마지막으로 NOT gate는 입력논리회로의 반대 ... -----------------------------------------------------------------기본논리회로인 AND, OR, NOT gate의 원리에 따라 ... 레포트1제출일전공강의학번담당교수이름1. 원리Inverter (NOT Gate)AND gateOR gate의미입력 논리 신호의 반대값.입력신호가 모두 참(1)이 되어야 출력이 참
    Non-Ai HUMAN
    | 리포트 | 4페이지 | 1,500원 | 등록일 2020.11.30 | 수정일 2020.12.02
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  • 자료 표지
    JK 플립플롭
    (직렬연결)-각 단을 통과할 때 마다 지연시간이 누적되므로 고속 카운터에는 부적당-매우 높은 주파수에는 부적당, 비트수가 많은 카운터에는 부적합함장점 : 조합 논리회로가 필요 없 ... 적으로 S-R 플립플롭의 무효 출력 상태를 토글(toggle)이라는 새 모드로 대체함으로써 부가적인 논리를 갖는 클럭 입력 S-R 플립플롭이다. 토글은 플립플롭이 현재 상태와 반대 ... 플립플롭을 사용하여 완성된다. 클럭 입력 S-R 플립플롭이 가끔 사용되긴 하지만 이는 대부분 IC의 내부 회로로 사용된다(예를 들어 74LS165A 시프트 레지스터). 세 가지
    Non-Ai HUMAN
    | 리포트 | 18페이지 | 4,000원 | 등록일 2021.10.13
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  • 자료 표지
    전감산기 verilog 설계
    한 결과와 위에서 빌린 수를 나타내야 한다. 전감산기 설계 과정을 통해 조합논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. 또한 이 실습을 통해서는 if ... = X’Y’Z+XYZ+X’Y=X’Y+(X Y)’Z논리식3. 위의 논리식에서 기본 게이트를 이용해 전감산기의 블록도를 그려라.Schematic설계1. Schematic 설계 회로
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19
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  • 판매자 표지 자료 표지
    [생기부][세특][과학세특예시문][수시] 과학 세특 예시문입니다. 과학은 전문적 영역이라 세특 작성하기가 매우 어렵습니다. 따라서 본 작품을 참고하시면 상황별 사례가 풍부하기에 누구나 쉽게 과학 세특을 작성할 수 있습니다.
    의 특성을 알고 논리회로의 이진수 데이터값을 직접 도출해내는 등 개념에 대한 이해도가 매우 높고 수업 시간에 이해가 잘 안 되는 부분은 수업이 끝난 후 교사에게 질문하는 적극 ... 과학 세특 작성 예시예문 1만유인력에 관한 문제를 설명할 때 교단으로 나와 급우들에게 알기 쉽게 설명하였고 ‘케플러 제3 법칙’을 이용하여 공전주기를 구했으며 네 개의 논리게이트
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    | 리포트 | 6페이지 | 3,000원 | 등록일 2022.10.14
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  • 자료 표지
    FPGA Board를 이용한 FSM회로의 구현 (up-counter) 결과레포트
    로 동작해 결과를 확인하였다. 동기 카운터 설계를 할 때에는 간단한 up카운터 일지라도 진리표를 그리고 카르노 맵으로 논리를 간소화한 뒤 회로를 구성해야 했다. 그에 비해 ... FPGA Board를 이용한 FSM회로의 구현 (up-counter)결과레포트1. 실험 제목1) FPGA Board를 이용한 FSM회로의 구현 (up-counter)2. 실험 ... Verilog HDL과 FPGA를 이용해 카운터를 설계할 때는 count = count + 1; 과 같이 간단한 코드로 논리를 만들 수 있어서 간편했다. 또 배열 형태로 되어있는 레지스터
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    | 리포트 | 2페이지 | 1,000원 | 등록일 2022.11.06
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  • 자료 표지
    [서울시립대] 전자전기컴퓨터설계실험2 / Lab06(예비) / 2021년도(대면) / A+
    ombinational)회로와 순차(sequential)회로의 차이점에 대하여 조사하시오.- 조합논리회로는 입력하는 순간 일련의 처리를 거치고 출력하는 회로이다. 여기서 출력은 같은 시점의 입력 ... 의 영향만을 받는다(상태에 대한 정보는 갖고 있지 않고, 오로지 입력신호에 따라 출력을 하게 되어 있으므로 입력신호가 동일하다면 출력신호가 다를 수 없다). 반면에 순차논리회로는 상태 ... 다. 쉽게 자판기와 알람시계로 예를 들어보면, 자판기는 [입력: 동전 // 출력: 음료, 거스름돈]이므로 조합논리회로에 해당하고 알람시계는 [입력: 시간설정 // 출력: 알람
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    | 리포트 | 16페이지 | 2,000원 | 등록일 2022.07.16
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  • 자료 표지
    [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(결과) / 2021년도(대면) / A+
    고 디지털 논리회로를 설계하는 여러 가지 방법론을 학습한다. 또한 설계한 로직을 시뮬레이션하기 위한 테스트 벤치의 작성법을 익히고 사용한다.나. 실험 이론(1) HDL의 종류a ... , Behavioral modeling을 이용한 방법(if, for 문 등을 사용)과 같은 여러 가지 방법론을 통해 디지털 논리회로를 설계할 수 있다. 또한 위와 같은 방법을 사용하여 설계 ... 001101010110(6) [응용과제] 다음의 1-bit full adder 회로를 gate primitive 방법으로 설계하시오.Source codeTestbenchPin
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    | 리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16
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  • 판매자 표지 자료 표지
    VHDL을 통해 구현한 Counter
    는 상태를 설정한다.2. 배경이론(Background)1)FSM(Finite State Machine, 유한상태기계)순차논리회로의 일종으로, 래치, 플립플롭, 레지스터, 메모리 등 ... 의 소자로 구성되어, 상태(state)를 저장할 수 있는 회로이다. 한 번에 하나의 state만을 가질 수 있고, State간 이동을 input에 따라 지정할 수 있으며, 각 상태 ... 기 때문이다. 위와 같이 밀리머신은, 출력값을 입력값과 상태에 따라 결정하기 때문에, 무어머신 보다 더 적은 상태만을 가지고도 설계가 가능하다. 이러한 이점은 회로도에서 플립플롭의 개수
    Non-Ai HUMAN
    | 리포트 | 14페이지 | 2,000원 | 등록일 2020.12.27
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  • 자료 표지
    [A+] 중앙대학교 아날로그및디지털회로설계실습 결과보고서 9. 4-bit Adder 회로 설계
    하였다. 두 번째로, XOR gate를 이용하여 전가산기 회로를 구현하고 전가산기의 진리표와 동일하게 회로가 동작하는 것을 확인하였다. 9-1. 서론조합 논리 회로란, 논리 ... 회로에서 그 출력이 생각하고 있는 시점에서의 회로 입력 값만으로 정해지는 회로를 의미한다. 본 실습 9에서는 이러한 조합 논리 회로의 예로 두 개 이상의 수를 입력하여 이들의 합 ... 을 출력으로 나타내는 회로인 가산기 회로를 설계해보았다. 본 실습 9를 통해 조합논리회로의 예시인 전가산기의 동작과 기능에 대해 학습할 수 있다.9-2. 설계실습 내용 및 분석9
    리포트 | 7페이지 | 1,000원 | 등록일 2023.02.06 | 수정일 2023.02.10
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  • 자료 표지
    중앙대 교양 반도체 이해하기 pbl 보고서
    가 analog 회로의 장단점 및 주요 활용처 등에 대해 좀 더 자세하게 조사해보세요.A. 디지털 회로의 장점으로는 높은 정확성과 안정성, 복사 및 전송의 용이성, 논리 연산의 용이성, 소프트 ... 회로나 pMOS회로에 비해 가지는 다양한 장점에 대해 조사해 보세요.A. CMOS 회로는 논리 연산이나 기타 작업을 수행할 경우 전력 소모가 적습니다. 높은 노이즈 마진을 제공 ... 습니다. 그 이유에 대해 간단하게 조사해보세요.고밀도 집적회로 및 미세한 패키지 크기는 후공정 단계에서 더 정교한 처리와 기술을 요구하기 때문에 이러한 미세한 소자를 보호하고 상호 연결
    리포트 | 13페이지 | 2,500원 | 등록일 2024.03.22
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  • 자료 표지
    디지털공학 실험-논리게이트
    .37702. 평가 및 복습문제실험 4 논리게이트1 2번-온도 또는 압력이 과도하게 높을 때 경보회로가 울려야 한다. 둘 중 한 조건이 참일 때 LOW 신호이다. 그리고 참일 때 접지 ... 로 단락된다. 따라서 둘 중 하나만 참이어도 LOW가 되어야 한다 따라서 민수 말대로 AND 게이트가 필요하다.실험 5 논리게이트2 3번-XNOR 소자를 invert 한 값 ... LOW일 때는 결과값이 LOW가 되고 그 이외에는 HIGH가 된다.실험 5 논리게이트2 5번-실험 7 부울의 법칙 및 드모르간의 정리 1번- A(A+B)+C=AA+AB+C=A+AB+C
    Non-Ai HUMAN
    | 리포트 | 4페이지 | 1,000원 | 등록일 2021.06.21
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  • 자료 표지
    verilog + fpga 엘리베이터 구현 코드 (층수, 문 열림닫힘, 화살표 등)
    "verilog + fpga 엘리베이터 구현 코드 (층수, 문 열림닫힘, 화살표 등)"에 대한 내용입니다.
    리포트 | 9페이지 | 2,000원 | 등록일 2023.10.12 | 수정일 2025.06.23
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2025년 11월 26일 수요일
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7:00 오전
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- 유아에게 적합한 문학작품의 기준과 특성
- 한국인의 가치관 중에서 정신적 가치관을 이루는 것들을 문화적 문법으로 정리하고, 현대한국사회에서 일어나는 사건과 사고를 비교하여 자신의 의견으로 기술하세요
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