"논리회로"의 검색결과 입니다.

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"논리회로" 검색결과 801-820 / 9,508건

[논리회로실험] 실험8. counter

과 목 : 논리회로설계실험과 제 명 : Binary/gray counter 설계담당교수 : 김종태 교수님학 과 :학 년 : 3학 번 :이 름 :제 출 일 : 2013.05.21 ... 에 설계할 회로는 'Counter'이다. 이번 'Counter'는 'Binary/gray Counter'이다. 각각의 'Counter'는 모드 설정을 통해 정해주게 된다. 모드 ... 한다. 그리고 분주회로 설계 시 clk를 count할 때 사용되는 clk_d를 선언한다.첫 번째 process는 '분주회로'이다. '분주회로'는 위에서 말한 것처럼 진동수를 조절

리포트 | 17페이지 | 2,000원 | 등록일 2014.03.22

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논리회로실험) ALU 예비보고서

장치라고 부른다. ALU 은 지난 실험 간에 사용되었던, AND, OR, XOR, NOT 등의 GATE 회로들을 포함하여, 덧셈, 뺄셈, 곱셈, 나눗셈 등을 수행하는 연산 논리회로 ... ( arithmatic-logic unit )은 중앙 처리 장치의 일부로서 컴퓨터가 명령을 함에 따라 연산자들에 의해 연산과 논리를 수행하는 담당자 역할을 하는 것으로, 산술논리 연산 ... 적으로 구성되어 있으며, 산술 연산인 덧셈, 뺄셈, 곱셈, 나눗셈을 수행하는 연산회로를 가지고 있다. 이로 가산 또는 감산의 역할을 수행하여 수치를 더하거나, 뺀다.* 가산기의 종류

리포트 | 3페이지 | 2,000원 | 등록일 2014.01.06

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논리회로실험) Counter/ Timer 결과레포트

결 과 보 고 서11 주차실험 10 : Counter & Timer1. 실험 과정- 본 실험의 목적은 Up & Down Counter의 논리와 회로를 이해하고, 타이머의 특성 및 ... 동작에 대한 이해를 바탕으로 그것을 실험을 통해 익히는 데 있다. 실험은 Quartus II를 이용하여 회로를 구현하고, FPGA 에 연결하여 회로 결과를 확인 ... 하고 Modelsim을 이용하여 파형을 확인한다.* 본 실험에서는 첫 번째 과정에서 Up-counter의 회로를 Quartus II를 이용하여 구현하고 DE2 - 115와 Modelsim의 파형

리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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아주대학교 논리회로 실험 설계 예비보고서

논리회로 실험설계설계주제:스톱워치목차1. 설계 목표2. 동작 조건3. 동작 설명 및 알고리즘4. 1차 설계 및 분석(1) Clock dividing part(2) 7-s ... ) 총 설계 회로5. 예상 결과 & 미작동 시 대처1. 설계 목표- FPGA를 사용하여 자유 주제로서 스톱워치를 설계한다.(기본의 심화 과제인 start/stop의 기능과 up ... 할 수 없음을 고려하고, 이를 해결하기 위해 74151 MUX와 7447 Decoder를 이용해 회로를 구성한다. MUX는 필연적으로 control signal이 필요할 수 밖에 없

리포트 | 10페이지 | 2,000원 | 등록일 2016.06.14

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조합논리회로 2 멀티플렉서 결과보고서

■실험의 의의-이번 실험은 조합논리회로2:멀티플렉서 라는 실험으로서 저희가 한 실험들의 종류로는 1.멀티플렉서, 2.디멀티플 렉서, 3.멀티플렉서 및 디멀티플렉서의 중첩이 있 ... -4 디멀티플렉서입 력출 력S1S0YD3D2D1D000000000010001010000001100101000000101010011000001111000■표3 논리함수의 구현입 력출

리포트 | 2페이지 | 1,500원 | 등록일 2014.11.28

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아주대 논리회로실험 설계 프로젝트 결과보고서

를 받으면 현재 상태에서 99999까지 남은 숫자를 down-counting으로 전환한다.- 동작 중 key0 신호를 받으면 현재 상태에서 정지한다.2. Part별 설계 회로 분석 ... [Switch Part] : Start/Stop 버튼오른쪽의 회로에서 각각의 두 버튼에 JK플립플롭을 사용하였다. JK플립플롭은 SR플립플롭에서 정의되지 않은 S와R이 ‘11’상황 ... 을 Toggle 기능으로 활용하였는데, 이는 다음과 같은 원리로 본 회로에서 동작한다. 먼저, 각각의 JK플립플롭의 J와 K 모두 VCC에 연결이 되어있다. 즉, 클럭이 rising

리포트 | 8페이지 | 2,000원 | 등록일 2016.06.16

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01-논리회로설계실험-예비보고서

과 목 : 논리회로설계실험과 제 명 : #1 기본게이트 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A ... 반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 3. 11논리회로설계 실험 예비보고서 #1실험 1. 기본 게이트 설계1. 실험 목표VHDL의 기본개념 ... 는 PAL 개념의 확장이다. 일반적으로, CPLD는 프로그램 가능한 연결선 행렬 구조와 더불어 PAL과 같은 로직 블록으로 구성된 IC이다. 보통 CPLD는 500~10,000개의 논리

리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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[VHDL][논리회로] 시계설계(서브모듈이용)

[VHDL][논리회로] 시계설계(서브모듈이용)A+받은 설계 입니다플래그도 이용

리포트 | 1,000원 | 등록일 2014.11.15 | 수정일 2021.06.09

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서강대학교 디지털논리회로실험 - 실험 4. Multiplexer, Demultiplexer and Comparator 결과 보고서

디지털논리회로실험(EEE2052-01)서강대학교 전자공학과2017년 2학기 결과레포트실험4. Multiplexer, Demultiplexer and Comparator1. 실험 ... 가 High일 경우에는 출력이 Hi-Z 상태가 되게 된다.2. 기본 게이트로 4-to-1 Multiplexer의 논리회로를 설계하여 그려라.SelectorOutputS0S1f00I ... 001I110I211I33. 기본 게이트로 1-to-4 demultiplexer의 논리 회로를 설계하시오.4. 기본 게이트로 Exclusive-OR 소자를 이용하여 설계하여라.5

리포트 | 18페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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서강대학교 디지털논리회로실험 - 실험 4. Multiplexer, Demultiplexer and Comparator 예비 보고서

디지털논리회로실험예비 보고서[4주차]실험 4. Multiplexer, Demultiplexer and Comparator1. 실험 목적1) Tri-state 소자의 동작 원리 ... 하는 논리 회로 를 [그림 12]와 같이 설계할 수 있다.f=(x _{ 2}?y _{ 2})+(x _{ 1}?y _{ 1})+(x _{ 0}?y _{ 0})이다.[그림 12]3 ... 는 논리 회 로이다. 이때, 출력으로 내보낼 값의 선택은 select input을 통해 결정한다. 4-to-1 multiplexer의 graphical symbol과 진리표를 [그림

리포트 | 9페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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서강대학교 디지털논리회로실험 - 실험 9. Memory Elements : ROM/RAM 결과 보고서

디지털논리회로실험결과 보고서[11주차]실험 9. Memory Elements : ROM/RAM1. 실험 개요1) 메모리 소자들의 동작 원리와 활용 방법을 이해한다.2 ... 지 및 정답 : 별첨 #13. 실험 노트 : 별첨 #24. 실험 결과 및 분석1) 과정 1~4실험 키트의 ROM에 저장된 데이터를 확인하였다. 회로는 [그림 1], [그림 2 ... 하여 데이터의 주소 값을 결정한다. 회로는 [그림 3], [그림 4] 와 같다. 마찬가지로 OE와 CE의 값은 0이 되도록 한다. A3 ~ A0의 값에 따른 7-segment 출력 결

리포트 | 6페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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09-논리회로설계실험-예비보고서

과 목 : 논리회로설계실험과 제 명 : #9 순차회로 설계_카운터 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 ... : A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 29논리회로설계 실험 예비보고서 #9실험 9. 순차회로 설계_카운터1. 실험 목표순차회로 ... 하기 때문에 지연시간이 중첩되지 않는다.- 따라서 시간지연 없이 고속으로 동작하는 회로에 적합하다.- CNC 머신이나 로보틱스와 같은 정밀 기계동작의 측정에서 사용된다.(2) 비

리포트 | 8페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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논리회로와 7세그먼트

gate- 논리 게이트는 디지털 회로를 만드는데 있어 가장 기본적인 요소이다. 대부분의 논리 게이트들은 두 개의 입력과 한 개의 출력을 가진다. 주어진 어떤 순간에 모든 단자는 두 개 ... 의 조건 중의 하나인데, 이것을 서로 다른 전압으로 표현하면 전압이 높음(1)과 낮음(0) 이다.한 단자의 논리 상태는 회로가 데이터를 처리함에 따라 일반적으로 자주 변할 수 있 ... 의 회로 기호와 논리조합을 보여주고 있다 (기호에서 입력단자는 왼쪽에 있는 것이고, 출력단자는 오른쪽에 있는 것이다). 두 개의 입력이 모두 "참"이면, 출력도 "참"이 되

리포트 | 11페이지 | 1,500원 | 등록일 2010.05.20

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02 논리회로설계실험 예비보고서

논리회로설계 실험 예비보고서 #2실험 2. 반가산기와 전가산기 설계1. 실험 목표VHDL을 이용하여 반가산기와 전가산기를 동작적 모델링과 자료 흐름 모델링으로 설계한다.그리고 ... , 각 가산기의 논리회로를 그려본다.2. 예비 이론(1) 반가산기Half adder, 반가산기는 사칙 연산을 수행하는 기본 회로이며, 2진수 한 자리를 나타내는 2개의 수를 입력 ... 하여 합(SUM)과 자리올림 수(Carry)를 구해주는 덧셈 회로로서, 컴퓨터 내부에서 가장 기본적인 계산을 수행하는 회로이다.1bit의 2진수 2개를 연산할 때, 입력 변수의 내용

리포트 | 6페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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03 논리회로설계실험 예비보고서

논리회로설계 실험 예비보고서 #3실험 3. 병렬가산기 설계1. 실험 목표Signal 과 Variable, Constant의 차이를 이해하고 이진화 십진법과 그 덧셈에 대해

리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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논리회로실험) Register / Shift register 결과

과 같이 Register는 Flipflop을 연결한 조합논리회로이므로, Flipflop의 특성인 clk에 관여하는 모습을 보이고 있었다. Clock 인가는 Edge trigger ... ounter를 이론적으로 먼저 이해하고, 그것을 Quartus II을 이용하여 회로를 구현하고, ModelSim 값과 DE2-115에서의 동작을 확인함으로써 특징과 원리를 이해 ... 을 직접 끌어와서 추가시켜야 한다.1 . Register의 회로를 구현하기 위해 Quartus II을 이용하여 회로를 구현하고, ModelSim 값과 DE2-115 에서의 동작

리포트 | 11페이지 | 2,000원 | 등록일 2014.01.06

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논리회로실험) Mux and Demux 결과

- FPGA 작동 모습 (오른쪽부터 i0[0],i0[1],i1[0],i1[1] 스위치, 왼쪽부터 sel, en) [ 그림 ] 2 x 1 Multiplexer 회로 구현 ... 하여 구현한다.- 이번 실험에서의 Demultiplexer는 1. 2 x 1 Multiplexer 에서와 달리 enable 이 없다.[ 그림 ] 1 x 2 Demultiplexer 회로 ... 에서는 2 x 1 MUX 와 1 x 2 DEMUX 를 직접 Quartus II 에 회로를 구현하고 FPGA 에 작동 및 ModelSim 으로 파형을 보고 결과 값을 확인하는 과정이

리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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디지털 논리회로(디논), ModelSim을 이용한 VHDL설계 (4bit full adder, 4비트 전가산기)

디지털 논리회로 [ModelSim을 이용한 VHDL 실습 과제]실습 내용: ModelSim을 이용해 4bit full adder를 설계하고 테스트벤치를 이용해 시뮬레이션 파형 ... 을 회로로 그리면 는 4단계 AND-OR-AND-OR 게이트 회로로 나타내어진다. 이는 단순히 2단 AND-OR게이트 회로로 나타낸 형태인 보다 2단계가 높아졌음을 알 수 있다.4 ... 의 변수만이 변할 때만 유효하다. 두개 이상의 변수가 한번에 변할 경우, 입력변수가 어떤 회로나 게이트를 거쳐 입력에 도달한다면 게이트 지연에 의해 각 입력변수들의 값이 변화하는 시각

리포트 | 7페이지 | 3,000원 | 등록일 2020.07.09 | 수정일 2021.10.21

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아주대학교 논리회로실험 실험3 가산김.감산기 결과보고서

this code of ethics.위 IEEE 윤리헌장 정신에 입각하여 report를 작성하였음을 서약합니다.학 부: 전자공학과제출일:과목명: 논리회로실험학 번:성 명 ... 한 연산을 하는 논리회로가 바로 전가산기이다.실험 31) 반감산기logic diagram결선도x=0, y=0x=0, y=1x=0, y=02) 진리표입력출력ABB(내림수)D(차 ... 수)*************1013) 분석이 실험은 반가산기의 회로를 미리 설계하였다. 그리고 그 예상 값을 구해와 실제로 회로를 구성하고 결과를 예상 값과 비교 해보았다. 결과

리포트 | 6페이지 | 1,500원 | 등록일 2019.02.20

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조합논리회로 2 멀티플렉서 예비보고서

※최대한 요약을 하여 책의 내용이 빠질 수도 있음을 명시합니다.■실험 목적-조합논리회로의 또 다른 예로서 멀티플렉서와 디멀티플렉서의 동작 원리 및 특성을 확인합니다.■멀티플렉서 ... 하나만 출력 데이터Y로 선택됩니다. 이 때S _{1}S _{0}은 선택 신호라 합니다.그림 1 4-to-1 논리회로 그림 2 진리표위의 그림은 이 논리함수, 논리회로의 진리표입니다 ... 습니다. 그리고 라디오신호에는 38Khz 스위칭타임에 맞추기 위해 19Khz의 파일럿신호라고 하는 동기신호도 같이 보내 줍니다.그림 3 디멀티플렉서 논리 회로 그림 4 진리표위의 그림3은 1

리포트 | 2페이지 | 1,500원 | 등록일 2014.11.28

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