"베릴로그"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

verilog 시계 베릴로그 계산기 fpga 프로젝트 전전설2 verilog 자판기

판매자 표지는 다운로드시 포함되지 않습니다.

"베릴로그" 검색결과 241-260 / 442건

Verilog 를 이용한 CPU의 Pipeline 구현 (컴퓨터 아키텍쳐 실습)

Computer Architecture LabLab 07: Pipeline1. 실험 목표Pipelined CPU를 구현하고, pipelining을 통해 CPU의 throughput을 증가시킬 수 있음을 알 수 있다.2. 내용Lab 06에서 bus-type datapat..

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

다운로드 장바구니
N-비트 16진수 순차 나눗셈기(Verilog RTL, Structrual)

리포트 | 5,000원 | 등록일 2014.04.02

다운로드 장바구니
verilog-계산기(calculator)A+자료 코드및 레포트

1.시뮬레이션 분석 및 설명 (출력을 16bit로 사용하여 스크린샷을 했을 시 일반 화면 크기를 넘어가는 점이 생겼으며, 10진수의 계산 값이 정확한지 보여드리고자 10진수 시뮬레이션결과도 첨부하였습니다.)이번 시뮬레이션 목표는 adder로 74+98을 계산하는 것이 ..

리포트 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

다운로드 장바구니
[verilog]Mealy FSM 및 Moore FSM 설계

reg [2:0] state, next;//State Register (상태 레지스터 블록) always @(posedge clk or posedge start) begin if(start==1) state

리포트 | 7페이지 | 3,000원 | 등록일 2012.04.30 | 수정일 2021.05.07

다운로드 장바구니
Flowrian2] SystemVerilog 문법 및 실습 (Procedural Statements)

1. Procedural Statements Unique if 구문은 if…else…if 에 명시된 일련의 조건들이 서로 중복되는 경우가 없음을 보장해야 한다. 만일 조건이 중복되는 경우가 발생하거나 참이 되는 조건이 하나도 없 는데 else 구문이 없으면 warni..

리포트 | 29페이지 | 2,000원 | 등록일 2017.07.06

다운로드 장바구니
[Flowrian2] SystemVerilog 문법 및 실습 (Date Types)

1. Data Types 정수 SystemVerilog 에서 사용할 수 있는 정수형 데이터 타입의 종류와 특징은 아래 표와 같다 정수 타입은 양수와 음수를 갖는 signed 형 이든지, 양수만 갖는 unsigned 일 수 있다. 타입 byte, shortint, int..

리포트 | 35페이지 | 2,000원 | 등록일 2017.07.06

다운로드 장바구니
FINAL Project booth multiplier 와 carry Look ahead adder를 이용한 자판기 설계

FINAL Projectbooth multiplier 와 carry Look ahead adder를 이용한 자판기 설계1. 프로젝트 소개(1) 프로젝트 목표수업시간을 통해 배운 카운터, 가산기, 감산기, Multiplier,와 Sequential 로직을 통합적으로 이용..

리포트 | 22페이지 | 5,000원 | 등록일 2018.04.04

다운로드 장바구니
[Flowrian] 6진 카운터 회로의 Verilog 설계 및 시뮬레이션 검증

동작 사양- 6진 카운터 회로는 0~5 범위를 카운팅 하는 카운터를 의미한다.- 6진 카운터는 0~&를 셀 수 있는 3 비트 이진 카운터를 변형하여 0~5범위만 카운팅 하도록 설계한다. 리셋 단자를 이용하여 설계하는 경우가 있지만 리셋은 논리구현에 사용하지 않아야 하기..

리포트 | 10페이지 | 1,000원 | 등록일 2012.06.02

다운로드 장바구니
8bit Gray Counter

에도 테스트 벤치 파일 기능을 수행할 수 있도록 초기화 블록도 포함시키고이의 기능을 동작할 수 있도록 시스템 베릴로그의 데이터 자료형 중 네트형 변수와 레지스터형 변수의 기능을 함께

리포트 | 2,500원 | 등록일 2013.02.04

다운로드 장바구니
HDL로 작성한 single cycle processor

, adder, mux, signext(sign형태 이진수 비트 수 늘리기), 플립플롭의 이해2.베릴로그 소스코드베릴로그의 코드는 다음과 같이 구성이 된다.크게 가장 상위 모듈인

리포트 | 13페이지 | 2,000원 | 등록일 2010.06.28

다운로드 장바구니
[Flowrian2] SystemVerilog 문법 및 실습 (Processes)

1. Processes always_comb 구문은 조합논리회로를 구현하는데 always 구문과 아래와 같은 차이점 이 있다. - 감응 목록은 사용자가 정의하지 않고 시스템이 자동으로 추출..

리포트 | 24페이지 | 2,000원 | 등록일 2017.07.06

다운로드 장바구니
[Flowrian] 최대공약수 계산기의 Verilog 설계 및 시뮬레이션 검증

본 설계는 최대공약수 (GCD, Greatest Common Divisor)을 계산하는 모듈을 레지스터 전송수준과 구조수준의 두가지 방식으로 에서 Verilog 언어을 사용하여 설계하고 시뮬레이션으로 검증한다.논리회로도 구조는 데이터패스만으로 구성되어 매 클럭 마다 반..

리포트 | 28페이지 | 2,500원 | 등록일 2011.09.05

다운로드 장바구니
[Flowrian2] SystemVerilog 문법 및 실습 - Literals

목차에 나열된 바와 같이 SystemVerilog 언어가 제공하는 각종 Literal과 관련 메소드의 형식과 동작을 설명한 후에 각 데이터 타입과 관련된 기능을 검증할 수 있도록 SystemVerilog 코드와 시뮬레이션 결과를 제공한다. SystemVerilog 언어..

리포트 | 17페이지 | 2,000원 | 등록일 2017.02.13 | 수정일 2017.07.07

다운로드 장바구니
16진 Ripple Gray Counter

에도 테스트 벤치 파일 기능을 수행할 수 있도록 초기화 블록도 포함시키고이의 기능을 동작할 수 있도록 시스템 베릴로그의 데이터 자료형 중 네트형 변수와 레지스터형 변수의 기능을 함께

리포트 | 3,000원 | 등록일 2013.02.04

다운로드 장바구니
[컴퓨터구조] quartus 2를 이용한 verilog 소스 및 코딩 시뮬레이션

제출기한 : 11.04.06컴퓨터구조ch4담당교수학 번학 과전자통신공학이 름1. exercise 4.2?Verilog HDL File 소스*/module exercise2 (input [3:0] a,output reg [1:0] y);always @(*)if (a[0]..

리포트 | 13페이지 | 2,000원 | 등록일 2011.04.07

다운로드 장바구니
[Flowrian] Mealy & Moore 타입 Level-to-Pulse 변환기의 Verilog 설계 및 시뮬레이션 검증

Level-to-Pulse 변환기는 입력 신호의 레벨이 ‘0’에서 ‘1’로 바뀌는 순간을 감지하여 한 클럭 폭을 갖는 하나의 펄스를 만들어 내는 회로이다. 이런 회로의 응용으로서 건널목에서 보행자 신호등을 빨간색에서 녹색으로 바뀔 것을 요청하기 위하여 설치된 버튼에 내..

리포트 | 18페이지 | 2,000원 | 등록일 2011.09.06 | 수정일 2014.08.19

다운로드 장바구니
[Flowrian] 4x4 매트릭스 키패드 인터페이스 회로의 Verilog 설계 및 시뮬레이션 검증

키패드 인터페이스 회로를 설계하고 보다 실제적인 상황에서의 테스트를 위하여 키패드의 스위치를 누르는 동작을 Verilog 코드로 모델링하여 이 두 모듈이 서로 연동되도록 테스트 회로를 설계하여 검증하였다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우..

리포트 | 21페이지 | 3,000원 | 등록일 2011.12.13

다운로드 장바구니
캐릭터lcd 구동 프로젝트 최종 보고서

가. 목적? LCD를 이해한다.나. 이론A. LCD1. LCD 개요LCD 모듈은 디스플레이 장치의 하나로 간편하면서 손쉽게 쓸 수 있는 표시 장치로 기계와 사람과의 인터페이스에서 중요한 역할을 담당하고 있다.LCD는 산업체 등에서 가장 많이 채택되고 있고 편의상 디스플..

리포트 | 24페이지 | 2,000원 | 등록일 2009.01.11 | 수정일 2015.06.25

다운로드 장바구니
Quartus 툴을 이용하여 verilog로 가감산기.간단한 ALU 구현하기

-Filename : addsubtractor1.vDescription: 본 설계는 가감산기를 베릴로그를 이용하여 구현한 것으로 교수님께서 예제로 주신 것을 그대로 구현해본 프로젝트 결과물

리포트 | 18페이지 | 9,000원 | 등록일 2007.12.09

다운로드 장바구니
[Flowrian2] SystemVerilog 문법 및 실습 (System Tasks & System Functions)

1. System Tasks and System Functions 타입 $typename 는 주어진 인자 (변수나 수식) 의 데이터 타입을 스트링 이름으로 리턴한다. 수식일 경우는 계산된 최종 값의 타입이다. 크기 $bit 는 주어진 인자 (변수나 수식) 이 가진 비..

리포트 | 21페이지 | 2,000원 | 등록일 2017.07.06

다운로드 장바구니

이전10개 8 9 10 11 121314 15 16 17 다음10개

파워링크

신청하기