"베릴로그"의 검색결과 입니다.

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verilog 시계 베릴로그 계산기 fpga 프로젝트 전전설2 verilog 자판기

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"베릴로그" 검색결과 141-160 / 442건

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원핫 셀 형태의 다중 비트 값을 올바르게 적었는지 검증하기

원핫 셀 형태의 다중 비트 값을올바르게 적었는지 검증하기단국대학교 융합반도체공학과2학년배진성1. 설계 목적- “XOR” 과 “XNOR”이 부울 연산의 결과에 대해 의미하는 바가 뭔지 알아본다.- 둘 이상의 다중 비트 데이터를 서로 순차적으로 비교하는 방법을 알아본다.-..

리포트 | 11페이지 | 1,000원 | 등록일 2025.08.14

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한기대 디지틀시스템 설계 및 실습 과제5 - Text 디스플레이(보고서 및 소스 포함)

I. 문제 1. 교재 395쪽의 20x2 line Text LCD 사용법을 읽어서 사용법을 이해한다.2. 직각삼각형의 밑변(b)와 높이(a)를 입력하면 A의 입사각을 구하는 함수를 LCD에 디스플레이한다. (1) 키트의 push button (PB) 0~9을 사용하..

시험자료 | 2페이지 | 6,000원 | 등록일 2020.11.04

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한기대 디지틀시스템 설계 및 실습 과제4 동전자판기(보고서 및 소스 포함)

과제 4. Vending machineI. 문제 1. 목적 : 우리 차 동전자판기를 ASM (혹은 Data Path + FSM)을 사용하여 설계하고 실습장비에 그 동작을 확인한다. 2. 동작 : 1). 차의 종류와 가격을 표시한다. : 율무차, 유자차..

시험자료 | 2페이지 | 6,000원 | 등록일 2020.11.04 | 수정일 2020.11.07

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서울시립대 전전설2 Lab-04 결과리포트 (2020 최신)

수 있을지 고민을 많이 했다. 그래서 베릴로그 문법 파일을 다시 보았고 거기서 중괄호로 묶으면 쉽게 작성할 수 있다는 사실을 깨달았다. 중괄호는 출력 bit들을 하나의 수로 모아

리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-03 결과리포트 (2020 최신)

. 하위 모듈을 호출할 때는 always, initial 등 다양한 문법을 사용한다.베릴로그에도 자료형이 존재한다. 먼저 wire 자료형이 있는데 이는 하드웨어 요소 사이 물리

리포트 | 19페이지 | 1,500원 | 등록일 2021.09.10

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순차검출기와 32x8 sram verilog 설계

제목 - 실험 결과 보고서실습 목적앞에서 실습한 순차회로 설계는 상태가 천이하는 조건이 단순했는데, 입력이 많아지고 조건이 복잡해지면 상태 천이 조건도 복잡해진다. 다양한 조건을 가진 순차회로를 설계함으로써 순차논리회로의 설계 과정을 깊이 이해한다.Verilog설계- ..

리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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우선순위 인코더 verilog 설계

제목인코더 설계실습 목적및 배경인코더는 2^n개의 입력을 받아서 인코딩된n개의 출력을 발생시킨다. 일반적인 인코더의 문제점은 8개의 입력에서 2개 이상의 입력이 ‘1’로 되었을 때 가각에 해당하는 인코딩 결과를 모두 출력된다는 것이다. 따라서 이번 실습에서는 두 개 이..

리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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BCD가산기 verilog 설계

제목BCD 가산기 설계실습 목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다. 일상생활에서는 10진수를 사용하지만 디지털 연산은 2진수를 기반으로 하므로, 디지털 연산에 의한 결과는 10진수로 변환되어야 한다. 이 실습에서는 BCD로 입력되는..

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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multiplexer(멀티플렉서) VHDL 실습보고서

1.목적(Purpose)이번 실습은 8-1 Multiplexer를 구현하는 실습으로 8개의 입력값중 1개의 출력값을 선택하여 만들어내는 Multiplexer를 설계하는 실습이다. 8개의 입력값과 3비트의 selection 값을 이용하여 값을 선택하고 1개의 출력값을 만..

리포트 | 12페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

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Verilog HDL을 이용한 Mu0 프로세서 구현 프로젝트 (코드, ModelSim결과 포함)

디지털시스템설계Mu0 Processor 프로젝트Introduction본 프로젝트는 Verilog-HDL언어를 이용하여 간단한 프로세서의 형태인 MU0 processor를 설계하고, 16bit-memory를 설계하여 특정한 task를 수행할 수 있도록 하는 것이 목표이다..

리포트 | 16페이지 | 8,200원 | 등록일 2021.01.03

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크기비교기 verilog 설계

제목 - 크기비교기 설계실습 목적크기 비교기 회로는 두 수 중에서 한 수가 크고, 같고, 작다는 것을 결정하는 회로이다. 이 회로는 조합논리회로이며 두 수를 비교한다. 입력 a와 b는 서로 상대적인 크기를 결정하여 a>b, a=b, a

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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병렬-직렬 변환회로 verilog 설계

제목병렬-직렬 변환회로 설계실습 목적레지스터는 데이터를 저장하기 위해 사용되는 기억장치다. 레지스터의 종류는 다양하며, 시프트 레지스터는 클럭이 입력될 때마다 저장된 데이터를 1비트씩 이동시킨다. 따라서 병렬 입력을 갖는 시프트 레지스터를 이용하면, 병렬로 입력된 데이..

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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업다운 카운터 verilog 설계

제목동기식 BCD 카운터 설계실습 목적동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다. 일상샐활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수로 표현하는 BCD 카운터를 설계한다. BCD 카운터는 0에서 9까지 카운트하므로 앞에서 설계한 ..

리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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4비트 CLA 가산기 verilog 설계

제목Carry look ahead 가산기실습 목적Carry look ahead 가산기는 캐리의 전파 지연을 없앰으로써 리플 가산기보다 덧셈 결과가 빨리 나올 수 있게 한다. 이번 실습에서는 전파 지연이 없는 Carry look ahead 가산기를 설계해 덧셈 결과가 출..

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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전감산기 verilog 설계

제목전감산기 설계실습 목적전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 빌림수를 고려해야 한다. 그리고 감사한 결과와 위에서 빌린 수를 나타내야 한다. 전감산기 설계 과정을 통해 조합논리회로를 Verilo..

리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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Full adder VHDL 실습보고서(전가산기)

1.목적(Purpose)이번실습에서는 4 bit Full adder(4비트 전가산기)와 Subtractor(감산기)를 직접 VHDL코딩을 통해 구현하는 실습이다. 이론으로만 알고 있었던, 논리회로들을 직접 코딩을 통해 실제 값을 산출하여, 나오는 파동(wave)을 관찰..

리포트 | 11페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

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8-bit Register&8-bit Shift Register verilog code/플립플롭을 이용한

11주차 결과 레포트- 8-bit Register & 8-bit Shift Register -과목명 HDL응용설계담당교수제출일전공학번이름Module 코드 및 testbench 코드Module 코드8-bit RegisterD_FF 하위 모듈8-bit Shift Regis..

리포트 | 5페이지 | 1,500원 | 등록일 2021.05.17

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[검증된 코드 & 복사가능, 학점A+] 전전설2 8.Peripherals - 예비+결과+성적인증 (서울시립대)

오차율은 모두 0.5% 미만으로 일반적인 실험 대비 매우 정확한 값에 속하지만 Piezoelectric speaker에 의한 전자적인 출력이므로 우발오차가 개입하기 어렵다는 점을 고려하면 정밀하지 못한 결과라고 볼 수도 있다.이에 대하여 ①주변 소음에 의한 random..

리포트 | 29페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.11.10

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논리회로설계실험 4주차 MUX 설계

1) Objective of the Experiment(실험 목적)이번 실험의 목적은 4:1 MUX와 1:4 DEMUX를 강의 시간에 배운 2:1 MUX와 1:2 DEMUX의 modeling 방법과 skeleton code를 참고하여 구현하는 것이다. 이때 구현은 세가..

리포트 | 8페이지 | 3,000원 | 등록일 2023.09.11

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삼성전자 합격 자기소개서(CE/IM)

삼성전자(CE/IM) 합격 자기소개서본인의 취미/특기, 존경인물 및 존경하는 이유를 자유롭게 작성하여 주시기 바랍니다.(취미/특기, 존경인물, 존경이유 각각 한마디로 작성)취미 / 특기 : 규칙적인 운동존경하는 인물 : 어머니존경하는 이유 : 어려운 가정환경속에서도 희..

자기소개서 | 3페이지 | 3,000원 | 등록일 2021.04.17

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