• AI글쓰기 2.1 업데이트
  • AI글쓰기 2.1 업데이트
  • AI글쓰기 2.1 업데이트
  • AI글쓰기 2.1 업데이트
  • 통합검색(443)
  • 리포트(426)
  • 자기소개서(13)
  • 시험자료(4)
  • 기간
  • 연관순
  • 영역
  • 페이지 수
  • 확장자
  • 할인자료 보기

연관검색어

verilog 시계 베릴로그 계산기 fpga 프로젝트 베릴로그 verilog 자판기
판매자 표지는 다운로드시 포함되지 않습니다.

"베릴로그" 검색결과 1-20 / 443건

  • 판매자 표지 자료 표지
    베릴로그 계산기 구현
    module add16(a,b,c_in, sum, c_out,overflow); //16bit adder 모듈 선언input [15:0] a,b;input c_in;output [15:0] sum; output c_out;output reg overflow; //ou..
    Non-Ai HUMAN
    | 리포트 | 20페이지 | 2,500원 | 등록일 2022.06.05
    다운로드 장바구니
  • 자료 표지
    FSM 머신설계 베릴로그
    디지털시스템설계 #6 Report2018.6.13 제출블록도상태도상태표S0은 00, S1은 01, S2는 11로 설정.y값은 클럭에 상관없이 x1,x2 두 입력값으로 결정되고, 현재 상태는 클럭이 한 주기 바뀔때마다 상태가 바뀌게 됨.맨 위에 테스트밴치를 그대로 파형으..
    Non-Ai HUMAN
    | 리포트 | 17페이지 | 2,500원 | 등록일 2021.04.09
    다운로드 장바구니
  • 자료 표지
    맨체스터 라인 코드 베릴로그 구현
    소개글맨체스터 라인코드 송신회로는 0을 보내기 위해 반주기 동안에는 0을 그리고 나머지 반주기 동안에는 1을 보낸다. 마찬가지로 1을 보내기 위해 반주기 동안에는 1을 그리고 나머지 반주기 동안에는 0을 보낸다. 맨체스터 라인코드 수신 회로는 반주기 동안에 0 그리고 ..
    리포트 | 11페이지 | 3,500원 | 등록일 2023.10.22 | 수정일 2023.10.23
    다운로드 장바구니
  • 자료 표지
    베릴로그 전가산기 설계
    디지털시스템설계 실습 #1 보고서1. full adder를 다음의 방법으로 설계하고 검증하라.[회로 구조] [진리표]전가산기는 이진수 덧셈을 수행할 때 두 개의 한 자릿수 이진수 입력과 함께 하위 자리올림수를 포함하는 방식이다. 전가산기는 입력 변수가 a, b 그리고 ..
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 2,500원 | 등록일 2021.06.08
    다운로드 장바구니
  • 자료 표지
    베릴로그(verilog) HDL 시계 프로젝트
    목 차1. 프로젝트 목적2. 설계 및 분석2-1 Alarm Clock Module2-2 Alarm Clock Module Simulation Analysis2-3 Stopwatch Module2-4 Stopwatch Module Simulation Analysis2-5..
    Non-Ai HUMAN
    | 리포트 | 17페이지 | 3,000원 | 등록일 2022.04.15 | 수정일 2024.04.08
    다운로드 장바구니
  • 자료 표지
    ALU 8bit 설계 베릴로그
    디지털시스템설계 #4 Report2018. 5. 17 제출mode값에 따라서 다양한 행위를 함. 덧셈, 뺄셈, INC연산을 할 땐 오버플로우를 검출 해야하므로 저번 실험에 사용했던 8bit adder/subtractor 실험에 사용했던 코드를 다시 사용하도록함.(그림 ..
    Non-Ai HUMAN
    | 리포트 | 36페이지 | 2,500원 | 등록일 2021.04.09
    다운로드 장바구니
  • 자료 표지
    베릴로그를 이용해 구현한 파이프라인 명령어 수행
    "베릴로그를 이용해 구현한 파이프라인 명령어 수행"에 대한 내용입니다.
    Non-Ai HUMAN
    | 리포트 | 2,500원 | 등록일 2021.07.14
    다운로드 장바구니
  • 판매자 표지 자료 표지
    논리설계 및 실험 13 레포트 (베릴로그 HDL 4)
    Chapter 1. 실험 목적- 클락 분주(Clock Divider)와 지금까지 배운 verilog 기초 지식들을 바탕으로 초시계를 만들어 보자Chapter 2. 관련 이론1. 실험 내용 및 Verilog HDL 코드-> 4개의 코드를 위와 같이 구성할 것이다. (To..
    리포트 | 7페이지 | 2,000원 | 등록일 2025.01.20
    다운로드 장바구니
  • 판매자 표지 자료 표지
    논리설계 및 실험 11 레포트 (베릴로그 HDL 2)
    Chapter 1. 실험 목적- 지난주 베릴로그 실습에 이어(AND, OR gate 설계) Full Adder을 설계 할 수 있다.Chapter 2. 관련 이론1. Verilog
    리포트 | 6페이지 | 2,000원 | 등록일 2025.01.20
    다운로드 장바구니
  • 판매자 표지 자료 표지
    논리설계 및 실험 10 레포트 (베릴로그 HDL 1)
    리포트 | 5페이지 | 2,000원 | 등록일 2025.01.20
    다운로드 장바구니
  • 판매자 표지 자료 표지
    논리설계 및 실험 12 레포트 (베릴로그 HDL 3)
    Chapter 1. 실험 목적- FlipFlop을 설계 해보고 클락 분주(Clock Divider)을 구성해본다.Chapter 2. 관련 이론1. 실험 내용 및 Verilog HDL 코드: D F/F, SR F/F, T F/F을 Verilog로 설계해 보자→ 실험에서 ..
    리포트 | 7페이지 | 2,000원 | 등록일 2025.01.20
    다운로드 장바구니
  • 자료 표지
    베릴로그를 이용해 구현한 멀티사이클 명령어 수행
    "베릴로그를 이용해 구현한 멀티사이클 명령어 수행"에 대한 내용입니다.
    Non-Ai HUMAN
    | 리포트 | 2,500원 | 등록일 2021.07.14
    다운로드 장바구니
  • 자료 표지
    4 to 2bit binary encoder 설계 베릴로그
    문을 돌리는게 낫겠다고 판단하여 1111도 for문 들어가기전에 먼저 검사.베릴로그언어는 C언어와 달리 배열 idx가 뒤에서부터 0으로 시작하므로 i를 0부터 시작하게함. i를 0
    Non-Ai HUMAN
    | 리포트 | 18페이지 | 2,500원 | 등록일 2021.04.09
    다운로드 장바구니
  • 자료 표지
    베릴로그 1-digit BCD counter 설계
    디지털시스템설계 #5 Report2018. 6. 6 제출실험목적위 그림과 같은 입, 출력값을 가지는 2-digit BCD counter를 설계하는 것이 이번 실험내용.먼저 위의 블록도를 가진 1-digit BCD Counter 코드를 아래와 같이 설계함.1-digit ..
    Non-Ai HUMAN
    | 리포트 | 21페이지 | 2,500원 | 등록일 2021.04.09
    다운로드 장바구니
  • 자료 표지
    가감산기 8bit addsub8 설계 베릴로그
    디지털시스템설계 #3 Report2018. 5. 10 제출전가산기 8개로 -128~+127 까지 표현 가능한 8비트 가산기. 이전캐리가 다음 전가산기값에 영향을 줌. A7,B7은 값에 영향을 주지 않고 단지 부호만 결정하는 sign bit임. mode에 덧셈, 뺄셈이 ..
    Non-Ai HUMAN
    | 리포트 | 18페이지 | 2,500원 | 등록일 2021.04.09
    다운로드 장바구니
  • 자료 표지
    verilog 4 floor elevator hdl code<베릴로그 4층 엘리베이터 코드구현>
    "verilog 4 floor elevator hdl code"에 대한 내용입니다.
    Non-Ai HUMAN
    | 리포트 | 11페이지 | 20,000원 | 등록일 2021.12.08 | 수정일 2024.06.10
    다운로드 장바구니
  • 자료 표지
    베릴로그 Fulladder
    설계 개요 : 전가산기 설계 전 aldec툴을 익히면서 예제로 설계했던 반가산기 이전 단에서 올라오는 캐리를 고려하지 않음.가산기를 여러 개 연결하려면 각 가산기의 입력에는 데이터 비트 뿐만 아니라 이전 단의 캐리까지 더해져야함. 지금 설계하는 전가산기가 이전 단의 ..
    Non-Ai HUMAN
    | 리포트 | 13페이지 | 1,000원 | 등록일 2018.09.09 | 수정일 2018.09.12
    다운로드 장바구니
  • 자료 표지
    베릴로그 FSM 상태머신
    모든 단위는 ns.0~ 14 : rstn이 0으로 됐으므로 입력이나 클럭에 어떠한 값에 관계없이 state와 y는 0으로 출력.21 ~ 30 : 현재상태가 S0인 상태서 x1=0, x2=1이 대입되어 아직은 현재상태가 S0이지만 상승에지를 만나는순간 현재상태가 ..
    Non-Ai HUMAN
    | 리포트 | 12페이지 | 1,000원 | 등록일 2018.09.09 | 수정일 2018.09.12
    다운로드 장바구니
  • 자료 표지
    state table을 베릴로그로 구현한 예시
    프로그램아래의 state table을 바탕으로 한 verilog 코드 작성3개의 입력 N, D, Q과 출력 R, C를 가지는 회로이며 25cent 제품을 배출하는 자동판매기를 목적으로 한다. N, D, Q는 5cent, 10cent, 25cent를 의미하며, 각각의 c..
    Non-Ai HUMAN
    | 리포트 | 4페이지 | 1,000원 | 등록일 2020.04.13
    다운로드 장바구니
  • 자료 표지
    베릴로그 8비트 가감산기
    전가산기 8개로 -128~+127 까지 표현 가능한 8비트 가산기. 이전캐리가 다음 전가산기값에 영향을 줌. A7,B7은 값에 영향을 주지 않고 단지 부호만 결정하는 sign bit임. mode에 덧셈, 뺄셈이 결정되며 mode==1일 때 XOR게이트를 사용해서 B값..
    Non-Ai HUMAN
    | 리포트 | 17페이지 | 1,000원 | 등록일 2018.09.09
    다운로드 장바구니
  • 전문가요청 배너
해캠 AI 챗봇과 대화하기
챗봇으로 간편하게 상담해보세요.
2025년 10월 19일 일요일
AI 챗봇
안녕하세요. 해피캠퍼스 AI 챗봇입니다. 무엇이 궁금하신가요?
12:38 오후
문서 초안을 생성해주는 EasyAI
안녕하세요 해피캠퍼스의 20년의 운영 노하우를 이용하여 당신만의 초안을 만들어주는 EasyAI 입니다.
저는 아래와 같이 작업을 도와드립니다.
- 주제만 입력하면 AI가 방대한 정보를 재가공하여, 최적의 목차와 내용을 자동으로 만들어 드립니다.
- 장문의 콘텐츠를 쉽고 빠르게 작성해 드립니다.
- 스토어에서 무료 이용권를 계정별로 1회 발급 받을 수 있습니다. 지금 바로 체험해 보세요!
이런 주제들을 입력해 보세요.
- 유아에게 적합한 문학작품의 기준과 특성
- 한국인의 가치관 중에서 정신적 가치관을 이루는 것들을 문화적 문법으로 정리하고, 현대한국사회에서 일어나는 사건과 사고를 비교하여 자신의 의견으로 기술하세요
- 작별인사 독후감
“EasyAI 가 작성한 문서 초안은 완벽하지 않을 수 있습니다"
EasyAI 이동하기