"베릴로그"의 검색결과 입니다.

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verilog 시계 베릴로그 계산기 fpga 프로젝트 전전설2 verilog 자판기

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"베릴로그" 검색결과 321-340 / 442건

[Flowrian] Register File의 Verilog 설계 및 시뮬레이션 검증

본 문서의 Register File은 8 비트의 데이터를 8개 저장할 수 있는 메모리로서 8 비트 레지스터 8개와 데이터를 쓸 레지스터를 선택하는 always 구문과 데이터를 읽을 레지스터르 선택하는 멀티플렉서 구문으로 이루어진다.쓰기 동작은 클럭의 상승에지에 동기되어..

리포트 | 13페이지 | 1,500원 | 등록일 2011.09.06

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[Flowrian] 데이터 정렬 회로의 Verilog 설계 및 시뮬레이션 검증

4개의 8비트 정수를 정렬하는 본 문서의 회로는 5개의 모듈로 구성된다.- 8 비트 멀티플렉서 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 1 비트 비교기 : Primitive Logic Gate로 구조수준 설계 및 시뮬레이션 검증- 8 비트 비교기 :..

리포트 | 23페이지 | 2,000원 | 등록일 2011.09.12

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[Flowrian] Dual 4 Bit Decade Counter (TTL 7468)의 Verilog 설계 및 시뮬레이션 검증

- TTL 7468 회로는 독립적으로 동작할 수 있는 10진 카운터가 2개 구현되어 있다. 하나의 10진 카운터는 2진 카운터와 5진 카운터로 나누어져 있어 따로 동작시킬 수 있다. - TTL 7468 회로에는 아래 그림과 같이 2진 카운터, 5진 카운터, 그리고 10..

리포트 | 16페이지 | 1,000원 | 등록일 2014.04.30

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디지털논리 묵찌빠 게임

소개글사람의 묵찌빠에 의해서 먼저 이기면 공격권을 갖고 공격권을 가진 상태에서 묵찌빠를 이기면 승자가 되고 수비권을 가진사람이 묵찌빠를 이기면 공격권을 빼앗아온다.최종 승자에게 winA 혹은 winB신호가 1로 됨.이에 대한 디지털 논리를 verilog HDL를 통해서..

리포트 | 4페이지 | 1,000원 | 등록일 2012.08.05 | 수정일 2024.05.16

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전자전기컴퓨터설계2 FinalProject [A+]

[Final_Project] Report- Final Project -담당교수담당조교실험일2016.12.12 ( Monday)학번2013440043이름문범우목차‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 21. Introduction (실험에대한소개)‥‥‥‥‥‥‥‥‥‥‥‥2가. Pu..

리포트 | 82페이지 | 1,000원 | 등록일 2017.10.19

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4 bit adder / 4:1 multiplexor / 2bit to 4bit decoder 설계과제 (verilog)

1. 4bit adder1-bit 전가산기를 설계하여 4개를 결합, 4bit 가산기를 만든다. 이 결합의 과정에서 벡터 변수를 사용하여 가산기의 입출력 수치를 관리할 수 있도록 설계하였다.2. 4:1 multiplexor multiplexor, 즉 MUX란 select..

리포트 | 3페이지 | 1,000원 | 등록일 2020.04.15

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[Flowrian] 문자 생성 광고 패널 회로의 Verilog 설계 및 시뮬레이션 검증

문자 생성 광고 패널 회로는 아래와 같은 모듈로 구성된다. Generic 이 붙은 이유는 Verilog 코드에 parameter를 도입하여 다양한 종류의 이진 카운터나 디코더를 모델링하는 것이 가능하다는 의미이다.bincounter : Generic 이진 카운터deco..

리포트 | 19페이지 | 2,000원 | 등록일 2011.12.23 | 수정일 2014.08.19

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디지털 도어 락

리포트 | 4,000원 | 등록일 2013.06.13 | 수정일 2015.12.08

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Verilog를 이용한 Arithmetic Logic Unit (ALU) 구현 (컴퓨터 아키텍쳐 실습)

1. 실험 목표Verilog를 이용하여 ALU 모듈을 설계할 수 있다.2. 내용Verilog를 이용하여 ALU를 설계하고 활용해 본다. 이 ALU는 다음과 같은 기능을 필수적으로 가지고 있어야 한다. 그리고 shift and add/subtract 방식으로 곱하기와 나..

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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[Flowrian] Quadrature Counter 회로의 Verilog 설계 및 시뮬레이션 검증

본 설계는 아래와 같이 6 개의 모듈로 구성된다. - dff : D 타입 플립플롭- jkff : JK 타입 플립플롭- dfilter : 잡음을 제거하는 디지털 필터- quadecode : 회전 방향과 회전을 감지하는 Quatrature Decoder- udcount1..

리포트 | 30페이지 | 2,000원 | 등록일 2011.12.08

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[Verilog] MP3에 들어가는 IMDCT를 수행하는 코드

- Contents -I. IMDCT Algorism1. IMDCT란?2. IMDCT의 Algorism 분석II. Verilog Code1. IMDCT, ALU, ROM, RAM, Testbanch Code 및 분석2. 입출력 데이터 분석3. 각 MODULE간 연결구조..

리포트 | 16페이지 | 1,500원 | 등록일 2010.09.09

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[Flowrian] 최대값 탐지 회로 구조의 Verilog 설계 및 시뮬레이션 검증

본 문서는 연속으로 입력되는 8 비트 데이터에서 최대값을 계산하는 모듈이다.8 비트 레지스터, 덧셈기, 비교기를 설계한 후에 이들을 결합하여 최대값 탐지 모듈을 설계한다.하위모듈을은 RT 수준에서 설계하고 최상위 모듈은 구조 수준으로 설계하고 검증한다. 모든 모듈들은 ..

리포트 | 16페이지 | 2,000원 | 등록일 2011.09.10

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[Flowrian] 8 비트 쉬프트 레지스터 회로의 Verilog 설계 및 시뮬레이션 검증

8 비트 쉬프트 레지스터 회로의 동작은 Verilog 언어가 제공하는 2가지 방식, Behavior와 Structure 관점에서 전가산기의 논리동작을 모델링한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 8 비트 쉬프..

리포트 | 14페이지 | 1,000원 | 등록일 2011.11.07

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[디시설] 한백전자 키트를 이용한 디지털 시스템 설계 (안전신호등) 전북대

HBE-SoC-Entry2 를 이용하는 디지털시스템 설계 작품입니다.전북대학교 정진* 교수님 수업시간에 A+ 받았습니다.참고하세요.

리포트 | 2,000원 | 등록일 2013.12.17 | 수정일 2016.07.16

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[Flowrian] 전가산기 (Full Adder)의 Verilog 설계 및 시뮬레이션 검증

전가산기 (Full Adder)의 동작은 Verilog 언어가 제공하는 3가지 방식, Dataflow, Behavior, Structure 관점에서 전가산기의 논리동작을 모델링한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다..

리포트 | 12페이지 | 1,000원 | 등록일 2011.10.29

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[Flowrian] 50 to 1 Frequency Divider (TTL 7456)의 Verilog 설계 및 시뮬레이션 검증

- TTL 7456 회로는 입력된 클럭을 대 로 분주하는 주파수 분주기 회로로서 내부에 구현된 3개 카운터의 연결을 조합하면 여러 가지 비율의 주파수 분주를 구현할 수 있다. - TTL 7456 회로에는 아래 그림과 같이 두 개의 5진 카운터와 하나의 2진 카운터가 포..

리포트 | 13페이지 | 1,000원 | 등록일 2014.04.24

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Register Transfer Level (RTL ) 기능을 이용한 Verilog 자판기 구현 (컴퓨터 아키텍쳐 실습)

Computer Architecture LabLab 04: RTL Verilog Code1. 실험 목표Verilog module을 Register Transfer Level로 구현해 본다.2. 내용자판기를 simulation하는 verilog module을 만들어 본다..

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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Verilog를 이용한 CPU의 제어(Control) 부분 구현 (컴퓨터 아키텍쳐 실습)

Computer Architecture LabLab 06: Control1. 실험 목표CPU를 구성하는 요소 중 Control을 이해하고 구현한다.2. 내용Lab 05에서 구현했던 CPU가 TSC full instruction을 지원하도록 CPU의 control 부분을..

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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Active-HDL 사용법에 대한 소개 (컴퓨터 아키텍쳐 실습)

Computer Architecture LabLab 02: Introduction to the usage of Active-HDL1. 실험 목표Active-HDL의 기본적인 사용법을 익힌다.2. 내용(1) Schematic Entry Method : Lab01에서 구현..

리포트 | 5페이지 | 1,000원 | 등록일 2013.03.08

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디지털 논리회로(verilog 언어 이용)의 뮤직박스 만들기, tool: Quartus , 사용장비 HBE-COMBOII

리의 실습 목표에서는 하나의 ROM 안에 두 곡을 저장하여 이를 나누어 주어야 하는 것을 설계하여야 한다. 나는 이 음악에 할당되는 스위치를 클릭하였을 때 펄스(신호)를 발생시키어 하나의 클록을 생각하게끔 설계하였다. 만약 이를 고려 하지 않고 스위치를 눌렀을 때, 한..

리포트 | 3,000원 | 등록일 2013.06.01

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