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verilog 시계 베릴로그 계산기 fpga 프로젝트 베릴로그 verilog 자판기
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"베릴로그" 검색결과 401-420 / 443건

  • 자료 표지
    verilog를 이용한 부호있는 4bit 곱셈기(multiplier) 설계 및 분석
    2011 Mid-term Exam ReworkProblem 7 – (d) verilog coding, testbench, simulation 분석signed multiplier 4x4module signed_multiplier_4x4(clk, st, mcand, mpl..
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    | 리포트 | 10페이지 | 1,500원 | 등록일 2011.12.18
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  • 자료 표지
    8bit booth multiplier
    베릴로그로 기술된 booth 알고리즘의 8비트 곱셈기 설계booth algorithm을 응용하여 연속된 1이 있을 경우 빠르게 연산하는 곱셈기의 설계도 입니다. 환경
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    | 리포트 | 무료 | 등록일 2004.08.30 | 수정일 2017.03.08
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  • 자료 표지
    verilog를 이용한 spartan led 제어
    과제 1. 다이얼을 사용한 LED 쉬프팅문제의 조건1.구성된 state table2.채터링 현상을 해결하기 위해 사용한 방법과제 2. 다이얼을 사용한 LED 속도조절문제의 조건1.구성된 state table2. 속도조절을 위해 사용한 방법고찰 및 실험 평가참고문헌과제 ..
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    | 리포트 | 17페이지 | 3,000원 | 등록일 2010.10.27
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  • 자료 표지
    MIPS Processor multi cycle(verilog)
    1. 프로젝트소개Project #3 : Multicycle sMIPS 설계1. 목적 : 이번 프로젝트는 본 과목의 최종 단계인 Single Cycle sMIPS 프로세서를 설계 하는 것이다. 이를 통해 범용 프로세서 중 하나인 RISC Machine을 이해하며, 설계 ..
    Non-Ai HUMAN
    | 리포트 | 23페이지 | 1,500원 | 등록일 2009.07.31
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  • 자료 표지
    [Flowrian] Subtract-Shift 방식 나눗셈 회로의 Verilog 설계 및 시뮬레이션 검증
    본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- 2 입력 8 비트 멀티플렉서 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 비트폭 확장 가능한 시프트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 9 ..
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    | 리포트 | 32페이지 | 3,000원 | 등록일 2011.10.05
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  • 자료 표지
    [Verilog 언어] 기본시계 소스코드입니다.
    1. 소 스module timer(Mili_Low, Mili_High,Sec_Low, Sec_High, Min_Low, Min_High, Hour_Low, Hour_High, CLK); output [3:0] Mili_Low, Mili_High, Sec_Low, Se..
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    | 리포트 | 2페이지 | 2,500원 | 등록일 2009.01.14
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  • 자료 표지
    [Flowrian] 버스를 통한 데이터 전송 회로의 Verilog 설계 및 시뮬레이션 검증
    버스를 통한 데이터 전송 회로는 아래의 모듈들로 구성된다.tribufs : 8 비트 Tr-State Bufferreg8b : 8 비트 레지스터exonbus : 버스를 통한 데이터 전송 회로Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움..
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    | 리포트 | 16페이지 | 2,000원 | 등록일 2011.12.27
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  • 자료 표지
    종합 설계 최종 발표
    종 합 설 계 5조정보표시 보행자 신호기 information and display of traffic light지도교수님설계 동기와 목적 5조→ 적색 신호등의 무료한 신호 대기 시에 기존 신호 제어 시스템에 LCD display를 접목함으로 운전자의 집중력을 높이고 ..
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    | 리포트 | 9페이지 | 2,500원 | 등록일 2009.07.20
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  • 자료 표지
    Verilog를 이용한 디지털 도어락 설계(Digital doorlock)
    입?출력 포트입력(Input)clk : 비밀번호 입력과 auto-lock 기능에 영향을 미침rst : 초기 상태로 돌아감lock_key : 문을 잠금master_key : 마스터 모드로 들어간다. 비밀번호를 바꿀 수 있음auto_lock : 자동 문잠금 기능으로 50M..
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    | 리포트 | 21페이지 | 2,000원 | 등록일 2010.07.15
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  • 자료 표지
    쿼터스로 만든 각종 LOGIC 회로, 가산기, 감산기, ALU, 369게임기, MUX, StopWatch, RAM Memory
    2-To-1 Multiplexer를 SOP / POS / 3-state buffer로 구성하기2. 결론 및 검토동일한 Input들에 의해 동일한 Output이 나오는 회로를 여러 가지 방법으로 구성할 수 있음을 확인하였다. 각 구현 방법에 따른 Input Gate의 수..
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    | 리포트 | 10페이지 | 2,000원 | 등록일 2008.06.15
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  • 자료 표지
    [Verilog소스]래치,플립프롭의 기본및 응용
    ComboII 보드의 사용을 위한Quartus II 를 이용한 Verilog 코드 입니다.모두 테스트를 거쳐서 만든 것이라 작동은 확실 합니다.현재 Combo II보드로 핀이 설정 되어 있으므로Xlink사용하시는 분들은 핀만 재설정해 주시면 됩니다.현재 거의 대부분의 ..
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    | 리포트 | 1,000원 | 등록일 2007.04.19
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  • 자료 표지
    counter shifter verilog
    1.실습목표:Count register는 clock이 가해짐에 따라 증가하거나 감소하는 register이고 shift register는 clock이 가해짐에 따라서 binary bit pattern을 shift하는 register이다. Count register와 Sh..
    Non-Ai HUMAN
    | 리포트 | 19페이지 | 1,500원 | 등록일 2010.12.21
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  • 자료 표지
    ASIC프로젝트 두더지 게임
    verilog-HDL언어를 기초로 DE-2 BOARD를 사용하여 간단한 6-HOLE에서 나오는 두더지를 잡는 게임을 만들어 보았다. 총 버튼은 6개로서 6구멍에 나오는 두더지를 잡는 것에 그 목표가 있다. 두더지를 잡았을 경우는 두더지의 얼굴색으로 표현을 하였다.
    Non-Ai HUMAN
    | 리포트 | 12페이지 | 10,000원 | 등록일 2007.12.04 | 수정일 2018.12.17
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  • 자료 표지
    verilog 로 구현한 8x8 곱셈기 [code 포함]
    verilog 로 구현한 8x8 곱셈기 gate level로 구현하였습니다.
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 1,500원 | 등록일 2010.07.21
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  • 자료 표지
    FIR filter Verilog구현
    【midterm exam FIR filter 설계】① FIR 필터의 동작개요와 진리표▶ FIR 필터 동작clock의 negative edge에 동기식으로 움직이는 FIR필터이다. reset이 인가되면 register에 저장되어 있는 값 모두 0으로 초기화 된다. 레지스..
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    | 리포트 | 10페이지 | 2,500원 | 등록일 2009.04.21
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  • 자료 표지
    HDL을 사용한 디지털 클럭 코드
    (1) 프로젝트 목표-디지털 시스템인 디지털 시계, 알람기, 스톱워치를 각각의 특성을 바르게 이해하고 Verilog HDL을 사용하여 설계한다.(2) 프로젝트 내용-디지털 시계, 알람기, 스톱워치 총 3가지를 각각의 특성에 맞게 설계한다.-디지털 시계·시간 세팅, 스톱..
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    | 리포트 | 20페이지 | 2,500원 | 등록일 2013.01.20
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  • 자료 표지
    부동 소수점 곱셈기 논리 회로 설계(32비트)
    Non-Ai HUMAN
    | 리포트 | 3,000원 | 등록일 2013.07.21
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  • 자료 표지
    16비트 순차 나눗셈기 (verilog)
    verilog로 구현한 8비트 순차 나눗셈기로 링카운터,뺄셈기,쉬프터,레지스터,등가비교기를 이용하여 몫을 찾고 나머지값을 구합니다.ps)링카운터를 사용함으로서 일반 카운터를 이용함으로서 만들어야 만하는 여러개의 비교회로의 크기를 줄 일수 있었다. 반면 카운터 회로..
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    | 리포트 | 10페이지 | 3,000원 | 등록일 2013.11.05 | 수정일 2013.11.09
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  • 자료 표지
    디지털회로 - 시계(VHDL) 사전
    13. 시계제출일실험조이름07-12-03-사전 보고서-? 실험목적이번 실험의 목적은 타이머의 동작원리를 이해하고 설계하는 것이다.? 이론1. 시계? 아래와 같이 디스플레이되는 시계를 계층 설계 방법을 이용해 아래 회로도와 같이 설계해본다.? "FPGA/CPLD" 내부 ..
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    | 리포트 | 6페이지 | 1,000원 | 등록일 2008.04.09
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    [디지털 설계 언어] [쿼터스 / Verilog 설계] 2x4 Decoder / 4x1 MUX Behavioral Modeling / D flip-flop
    1. 2x4 Decoder① Dataflow Modeling코드컴파일 화면컴파일 후 Warning문장을 포함한 Message 화면총 4가지의 Warning문장이 나오는데 첫 번째는 단순히 소프트웨어 가입을 권하는 것이고, 2번째는Critical Warning으로 7개 ..
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    | 리포트 | 6페이지 | 1,000원 | 등록일 2014.08.11 | 수정일 2016.06.13
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