Verilog 언어를 이용한 Sequential Logic 설계_예비레포트

목차

1. 실험 제목
2. 실험 목적
3. 실험 장비
4. 관련 이론
5. Vivado Simulation
6. 참고 문헌

본문내용

1. 실험 제목
Verilog 언어를 이용한 Sequential Logic 설계

2. 실험 목적
1) Hardware Description Language(HDL)을 이해하고 그 사용방법을 익힌다
2) Field Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.

3. 실험 장비
1) Digilent Nexys4 FPGA Board
2) Vivado Design Suite 2014.4

4. 관련 이론
1) FPGA
FPGA는 설계 가능 논리 소자와 프로그래밍이 가능한 내부 회로가 포함된 반도체 소자이다. 설계 가능 논리 소자는 AND, OR, XOR, NOT, 더 복잡한 디코더나 계산기능의 조합 기능같은 기본적인 논리 게이트의 기능을 복제하여 프로그래밍할 수 있다. 대부분의 FPGA는 프로그래밍 가능 논리 요소에 간단한 플립플롭이나 더 완벽한 메모리 블록으로 된 메모리 요소를 포함하고 있다.[1]

2) Hardware Description Language (HDL)
IEEE 1364로 표준화된 베릴로그(Verilog)는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다. C 언어와 비슷한 문법을 가져서 사용자들이 쉽게 접근할 수 있도록 만들어졌다. ‘if’나 ‘while’과 같은 제어 구조도 동일하며, 출력 루틴 및 연산자들도 거의 비슷하다. 다만 C 언어와 달리, 블록의 시작과 끝을 중괄호 기호를 사용하지 않고, 대신에 Begin과 End를 사용하여 구분하고, HDL의 특징인 시간에 대한 개념이 포함되었다는 것 등의 일반적인 프로그램과의 다른 점도 존재한다. [2]

참고자료

· https://ko.wikipedia.org/wiki/FPGA
· https://ko.wikipedia.org/wiki/%EB%B2%A0%EB%A6%B4%EB%A1%9C%EA%B7%B8
· https://ko.wikipedia.org/wiki/%ED%94%8C%EB%A6%BD%ED%94%8C%EB%A1%AD
· [네이버 지식백과] D 플립플롭 [delay flip-flop] (전자용어사전, 1995. 3. 1., 월간전자기술 편집위원회)
· https://www.oemsecrets.com/articles/understanding-the-t-flip-flop