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[영화개론] 갱스터 무비 평가B괜찮아요

1.갱스터 무비의 발생1930년대를 통과하는 경제 불황은 미국식 자본주의에서 더 나아가 자수성가한 사람의 이미지마저도 손상시키게 되었다. 이러한 배경에서 미국의 정신적 상태를 극적으로 표현하는 일종의 출구로서 헐리우드 영화에 두가지 경향이 등장하게 된다. 그 중 하나가 갱스터 무비이고 나머지 하나는 사회성 영화이다.범죄자 혹은 범죄 집단을 다룬 영화는 무성영화시대에도 드물지 않게 만들어졌지만 갱스터/범죄영화가 하나의 독립된 장르로 성립한 것은 보통 20년대 헐리우드에서라고 한다.여기에서 두 가지 큰 사건이 중요한 계기로 작용하게 된다.금주령(Prohibition)1920년에 발효된 금주령은 연방정부에 의해 미국전역에 걸쳐 주류의 제조와 유통이 불법화된 것이었다. 그 결과 합법적으로 채워질 수 없었던 술에 대한 수요에 부응(?)하여 밀주의 생산*배급망과 이를 조정하는 조직범죄집단[곧 갱스터(gangster)]이 급성장했고, 일반 시민들이 ‘범죄’를 일상의 한 부분으로 자연스럽게 여기게 되는 사회분위기가 조성되었다. 그리하여 조직범죄집단에 대한 대중의 관심[호기심,두려움,친근감이 복합된]을 타고 헐리우드는 갱스터들을 주인공으로 한 영화를 만들기 시작하였고, 이 영화들은 대도시 관객들로부터 출발하여 점점 관객의 폭을 넓혀 나갔다. 먼저 성립된 웨스턴 장르가 역사적 사실을 소재로 ‘신화’를 상품화 했다면, 갱스터 장르는 당대 사회의 실상에 다한 ‘보고서’를 오락의 형태로 만든 것이었다.발성영화의 출현초기의 갱스터 영화들은 관객들이 살고 있던 바로 그 시대에 미국 사회를 배경으로 하였으므로 , 자연히 극적효과를 위하여 어느 정도 충실하게 당대의 현실을 재현해 내야만 했다. 발성영화의 출현으로 화면에 생생한 현실의 소리, 무엇보다도 대사가 자막의 도움 없이 덧붙여짐으로써 갱스터 영화는 필요한 만큼의 현실성을 확보할 수 있게 되었다. 특히 새로이 등장한 전문 시나리오작가군은 도회적 감각의 압축된 문장, 다양한 화자(narrator)의 도입, 계층에 특유한 말투의 채용 등 ‘발성영화다운’ 시나리오의 기법을 실험, 발전시키는데 갱스터 장르를 활용하였다. 즉, 총소리난 비명, 급정거하는 차소리등의 생생한 음향효과는 빠른 페이스의 내러티브와 편집스타일과 어울려 관객와 호기심을 유발시켰다. 발성영화의 기술을 처음 상업화시킨 워너브라더즈 스튜디오가 갱스터 장르를 주도한 것은 따라서 당연한 결과였다.2.갱스터 영화의 이데올로기갱스터 영화는 일반관객은 물론 평론가들에게까지 서부극과 같은 대중적인 인기를 얻지는 못하였다. 문명이라는 테마를 놓고 서부극은 문명이 아직 미완성인데다가 추구과정을 보여주는데 반해 갱스터 영화는 이미 문명이 완성된 상태이며 어두운 면을 부각시키고 있다. 갱스터 영화에서 보편적인 갈등구조는 갱과 주변, 갱과 경찰과의 갈등이 아닌 내적 갈등이다. 즉 개인적인 성공과 대중의 이익간의 갈등, 인간의 이기적 본성과 도덕성간의 갈등이 주류를 이룬다. 갱이 숨는 빌딩이나 살인과 도피에 사용되는 차, 총은 갱을 파멸시키는 사회적 질서의 상징이자 아이콘적 요소이다.또한 가족은 갱의 운명을 결정짓는 중요한 고리로 작용한다. 즉, 갱은 어머니, 가족의 안위라는 목표의 테두리에서 벗어나지 모하기 때문에 희생당한다는 것이다. 또한 갱은 애매한 성적 정체성을 보이는데, 이는 갱이 동료와 가족에게 집착하는 반면 여타 여성은 그의 범죄생활의 상징에 불과하기 때문이다.3. 20년대 후반~ 30년대 전반이때의 갱스터 영화들은 상당히 모호한 메시지를 담고 있다.소재들은 대개 당시 미국의 암흑가를 주름잡던 알 카포네, 벅시 시겔, 하이미 바이스 등의 범죄활동을 다룬 신문기사에 따왔다.영화속에들은 ‘악당’답게 거칠고 야비하게 묘사되지만[그리고 그들은 대개 ‘권선징악’의 논리대로 비참한 최후를 맞이하지만], 그들이 속해 있는 갱스터 집단이 ‘사업’과 ‘조직’을 꾸려가는 방법은 미국사회를 지배하는 대기업(Big Businesses)들과 근본적으로 다르지 않음이 또한 암시되었다.말하자면, ‘갱스터=악당’의 등식은 관객들에 의하여 ‘갱스터자본가=악당’으로 얼마든지 얽힐 수 있었다.30년대 초, 영화에 대한 검열이 강화되면서[갱스터 영화의 경우는 ‘범죄의 미화 및 지나친 폭력묘사가 청소년에게 끼칠 악영행을 고려하여] 이러한 경향의 영화들은 거의 자취를 감추었다. 이것은 갱스터 영화가 잠재적으로 지니고 있었던 불온한(?) 경향을 제재하기 위한 도덕적 명분이었다고 볼 수 있다.1930년대의 W.B사의 갱영화 중 1/3이 사회문제 영화의 범주에 들어가는데, 갱영화의 고전적 양식이 이때 성립되었다. 즉 배경이 되는 도시는 복잡하면서도 소외의 상징이며, 갱을 만들어 내고 파멸시키는 공동체 사회로 그 이미지가 고착되었다. 이러한 도시를 배경으로 사회적 질서의 힘과 아나키가 끊임없이 투쟁하며, 어둡고 암울한 세계가 펼쳐지는 것이다., 등이 출발점이 된 작품이다.고전적 갱스터 영화30년대 갱스터 영화의 시대르 연 고전. 영화 속 암흑가 보스의 이미지---잔인하고,허영심과질투심에 가득 차 있고, 사악한---는 주연:에드워드 로빈슨(Edward Robinson)의 뛰어난연기에 의하여 완성되었다. 도덕적 설교에는 신경을 쓰지 않은 르로이 감독의 직선적인연출은 이후 의 갱스터 장르의 방향을 결정짓다시피 하였다.뒷골목 깡패가 갱스터 두목이 되기까지의 과정이라는 갱스터 영화의 한 공식을 제시한장르 초기의 걸작. 실존 갱들을 모델로 하여 등장인물을 설정하였고, 그들의 ‘비즈니스’의 사실적인 묘사는 당시로서는 충격적인 영화적 사건이었다. 의 에드워드로빈슨, 의 폴 무니(Paul Muni)와 함께 갱스터 연기의 ‘원형’이 된 제임스캐그니(James Cagney) 주연장르 영화와 떼어서 이야기 할 수 없는 하워드 호크스 감독의 대표작이며, 이 장르의‘기념비’이자 ‘고전’의 이름에 값하는 작품. 실존인물인 알 카포네가 모델임을 당대의관객들은 쉽게 알아챘고, 당시로서는 지나치게 잔혹하게 여겨졌던 폭력묘사 때문에 검열과씨름한 사건으로도 영화사에 기록된다.4. 30년대 후반이때는 ‘조직’보다는 ‘개인’에 초점을 맞추었다. 이 영화들의 주인공은 주로 하층계급 출신으로 ‘환경’에 의하여 범죄의 세계에 빠져든 것으로 묘사되었고, 사회의 냉대와 부조리로 비판의 대상이 한정되었다. 이들의 범죄 또한 조직적인 ‘비즈니스’가 아닌, 소영웅주의에 가까운 개별적인 행위로 그려졌다. 그리고 사회의 모순에 희생된 자들의 집합소이자 이들을 ‘순화’하고 ‘갱생’시키는 기관으로서의 감옥을 배경으로 한 영화들이 갱스터 장르의 아류로서 많이 만들어진 것도 이 시기의 일이다.세미다큐멘터리 스타일로 만들어진 갱스터 장르의 총결산. 1차 대전에서 돌아온 세 귀환병(제임스 캐그니, 험프리 보가트, 제프리 린)은 갱의 세계에 얽혀들어 제각기 운명의 길을간다. 속도감 있는 편집과 20년대 사회상의 재현이 돋보이며, 대공황기의 미국에서 ‘죄를짓지 않고 살아가기의 어려운’이 선명한 주제로 새겨지는 작품이다.(1939년, 라울 월쉬 감독)는 갱스터 장르가 갈등하고 충돌하는 제반 사회적 층위들에 대해서어떻게 말을 걸고 있는가를 알려주는 영화이다. 는 1920년대를 과잉의 시기, 즉 미국 역사에서방탕한 이탈로 대중들에게 보여주고자 한다. 세 명의 주요 남성 등장인물들은 제 1차 세계대전 동안 만났다.험악하고 폭력적인 조지 (험프리 보가트), 폭력을 두려워 하고 세련된 르로이드 (제프리 린), 두 사이의 중간쯤에 서 있는 에디 (제임스 캐그니) 가 주인공들이다. 에디는 일하고 싶어하나 직업을 구하지 못하고, 전쟁으로인한 정신적인 상처가 깊으며, 정직한 생활을 하고 싶어 하지만, 그가 쉽게 할 수 있는 것은 범죄조직생활이다.그는 범죄조직을 떠나 꿈에 그리던 여자인 진 (프리실라 레인) 곁에 머무르길 원하지만, 결국 거부당하고 진의남편을 구해주는 의리의 사나이지만, 결코 범죄조직을 떠나지 못한다. 결국 그는 조직의 보스가 된 조지를죽이고 그를 뒤쫓는 갱들과 경찰의 총에 맞아 죽는다. 는 1920년대 미국이라는 역사를에디라는 개인을 통해서 보여준다. 영화는 헐리우드 몽따쥬 시퀀스를 사용, 뉴스릴의 권위적인 보이스 오버를삽입해서 20년대 당시의 상황을 재현한다. 영화의 마지막 에디는 결국 금주법의 해제와 루즈벨트가 대통령으로당선되는 새로운 변화의 역사에 적응하지 못하므로 제거당하는 것이다. 여기에서 뉴스릴의 몽따쥬 시퀀스는이미 작동 중인 미래와 그에 적응하지 못하는 관객-에디의 도덕적 정체성을 중재한다. 는갱스터 장르의 약호을 사용해서 30년대 도덕적 보수주의의 물결을 타지 못한 채, 퇴폐와 과잉의 20년대에머물러 있는 자는 죽음, 즉 도태될 수밖에 없다는 명백한 이데올로기적 프로젝트를 보여준다.5.이후의 갱스터 영화1939년에 만들어진 , 갱스터 영화의 집대성이라 할 를 끝으로 2차 대전의 시작과 함께 갱스터 장르의 전성기는 막을 내렸다. 이후의 갱스터 영화들은 크게 보아서 이전의 두 조류, 곧 ‘조직 범죄’영화와 ‘고독한 범죄자’영화의 전통에서 크게 벗어나지 아니하였다.단지 50년대 이후의 갱스터 영화가 20~30년대의 장르전성기와 결정적으로 다른 점이 있다면, 이제 갱스터 영화가 다루는 사건들이 동시대의 ‘실제상황’보다는 20~30년대를 회고하는 복고풍(nostalgic)의 영화가 되었다는 것이다.또한 장르로서의 통일성이 무너진 대신 갱스터 영화의 영향은 ‘범죄’를 다룬 당대의 영화들[예컨대 클린트 이스트우드의 시리즈]에 많은 흔적을 남겼으며, 등의 영화에서는 미국자본주의를 이야기하는 장치로서 20년대와 유사하게, 그러나 더욱 정교하게 사용되었다. 자본주의가 범죄와 떨어질 수 없듯이, 갱스터영화가 자본주의에 대한 비판적인 텍스트가 될 가능성은 언제나 열려 있었던 것이다.

인문/어학| 2001.11.12| 4페이지| 1,000원| 조회(1,209)

갱스터, 갱스터 영화, 갱

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[디지털] VHDL 강좌15

오늘은 state machine에 대해서 알아보겠습니다. 참 새롭게 느껴지네요. 저는 대학교 1학년 때는 이렇게 생각했습니다. 모든 전자 회로는 입력이 있어야 출력이 있는데 어떻게 컴퓨터는 입력을 주지 않는데도 저렇게 혼자서 시작할 수 있을까라고 생각했습니다. 제가 아는 전자 회로 내에서는 너무 어려운 문제였습니다. 그런데 Control unit라는 컨트롤 블록에 대한 설명을 배우고 나서는 이 기능을 이해할 수 있었습니다. 설계자가 그렇게 정의한다는 것을 알았습니다. 전원이 들어오면 프로그램을 시작할 수 있도록 그렇게 정의한다는 것은 저의 모든 고민을 해결해 주었습니다.이론적으로는 배웠죠. CU의 기능은 사람의 머리와 같은 기능을 수행한다고 배웠지만 어떻게 그렇게 할 수 있는지는 몰랐습니다. 아직 CU의 설계로 들어가기는 어려움이 있으니 우선 State Machine의 설계를 배워보겠습니다.State Machine을 간단하게 표현하면 디지털 하드웨어를 설계할 때 모든 제어 신호를 생성하는 기능을 한다. 모든 신호를 제어한다는 말입니다. 예를 들어 표현하자면 팔을 움직이라는 명령을 뇌에서 명령하면 팔이 움직입니다. 팔을 움직이라는 명령이 제어 신호라고 보면 됩니다.그럼 FSM(Finite State Machine)에 대해서 알아보겠습니다.1. 디지털 하드웨어를 설계할 때 제어신호를 생성하는 제어기는 FSM을 규정되며 FSM의 동작표현은 state transition diagram 또는 state transition table 등으로 구현됩니다.2. FSM은 state 변수를 기억하는 레지스터 블록과 state 변수의 천이를 표현하는 함수와 출력 값을 결정하는 조합논리 회로로 구성된다.State Machine은 크게 Mealy Machine과 Moore Machine으로 구분됩니다. Mealy machine은 출력이 현재상태와 현재입력에 의존하는 State Machine이고, Moore Machine은 출력이 현재상태에만 의존하는 State Machine을 말한다.Mealy Machine은 순차회로의 출력이 현재의 상태(state)와 입력에 따라 결정되는 것을 말합니다.Output OutputInput State State LogicLogic MemoryCurrent State조금 다른 식으로 설명하면 다음 그림을 이해하세요.InputNext State Current State OutputLogic Next Register Logic Output(Combinatorial) State (Sequential) Current (Combinatorial)State장점은 Moore Machine에 비해 State 수가 작다는 점입니다.개념은 이 정도로 이해하고 실제 예제로 이해해 봅시다.State Machine의 설계는 어떤 회로의 설계를 정하고 상태도나 상태표를 먼저 구현합니다.X/Y1/0 1/0 1/0S0 S1 - S2 S31/0Input(X)PresentStateNextStateOutput(Z)01010101S0S0S1S1S2S2S3S3S0S1S1S2S2S3S3S000000001State를 최소한으로 출이는 것은 당연한 것이겠죠. state 수를 줄이는 방법은 몇 가지가 있습니다. 그 방법은 여러분이 직접.위의 상태표를 보고 직접 Coding 작업을 해야 합니다. 어렵다고 생각하시지 마시고 천천히 시작해 보십시오. State Machine은 처음이라서 조금 어렵겠지만 자기 스스로 한 번 설계해 보시고 아래의 코딩과 비교해 보시기를 바랍니다.ex1) Mealy Machine1library ieee;use ieee.std_logic_1164.all;entity fsm1 isport ( x, clk : in std_logic;z : out std_logic);end fsm1;architecture rtl of fsm1 istype state is (s0, s1, s2, s3);signal st : state;beginprocess(clk)beginif (clk='1' and clk'event) thenif (x='0') then z st

공학/기술| 2001.11.11| 16페이지| 1,000원| 조회(946)

디지털, VHDL, 논리회로

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[디지털] VHDL 강좌14

오늘은 조금 다루어보지 않은 회로를 잠깐 다루겠습니다. 그리고 나서 조금 복잡한 회로로 들어가도록 하겠습니다. 오늘 예제는 4*4 multiplier, T Flipflop, 3-state buffer의 설계 그리고 레지스터의 설계와 Shift 레지스터를 다루겠습니다. 곱셈기에 대해서는 조금 뒤에 자세하게 다루도록 하겠습니다.먼저 이 예제는 가장 보편적인 예제입니다. 누구나 설계할 수 있는 형식을 취하고 있습니다. 그러나 여러분이 설계자의 입장이라면 이런 예제를 기준으로 좀더 복잡한 알고리즘을 가지고 회로의 크기가 작고 속도가 빠른 회로를 설계해야 할 것입니다. 이런 부분은 누가 가리켜주는 부분이 아닙니다. 자기 스스로 연구해야 하는 분야입니다.ex1) 4×4 Multiplierlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity multi isport ( a, b : in std_logic_vector(3 downto 0);prod : out std_logic_vector(7 downto 0));end multi;architecture rtl of multi issignal p0,p1,p2,p3 : std_logic_vector(7 downto 0);constant zero : std_logic_vector := "00000000";beginprocess(a,b)beginif (b(0)='1') then p0

공학/기술| 2001.11.11| 8페이지| 1,000원| 조회(934)

디지털, VHDL, 논리회로

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[디지털] VHDL 강좌13

오늘은 산술 연산 회로에 대해서 알아봅시다. 이제부터는 예제 중심으로 설명을 하고 간단한 기능을 생략하고 새로운 Syntax가 나오면 그것에 대해서 구체적으로 서술하겠습니다. 가장 보편적인 예제가 Full-Adder입니다. 전에는 예약어를 강하게 표시했지만 대부분의 툴은 syntax 칼라를 지원합니다. 그래서 예약어는 색깔이 다르게 표시될 것입니다. entity name이나 architecture name이 칼라로 표시되면 예약어를 사용하였다는 말이므로 반드시 에러가 표시될 것입니다.ex1) 1-bit Full-Adderlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity fa isport( a, b, cin : in std_logic; sum, cout : out std_logic);end fa;architecture rtl of fa issignal s0, s1, s2 : std_logic;begin s0 <= a xor b; s1 <= a and b; sum <= s0 xor cin; s2 <= s0 and cin; cout <= s1 or s2;end rtl;

공학/기술| 2001.11.11| 10페이지| 1,000원| 조회(556)

디지털, VHDL, 논리회로

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[디지털] VHDL 강좌12

제 강좌를 계속보시는 분은 적어도 한번은 컴파일 과정을 통해 에러를 체크하며 시뮬레이션 과정까지 한번은 실행해 보았을 것입니다. 그렇지 않으면 오늘 강좌를 이해하기가 좀 힘들지 않을까 생각됩니다.오늘은 What is VHDL? 오늘은 조금 무거운 주제입니다. 처음에 시작하지 않은 이유는 어느 정도의 이해가 힘들기 때문에 뒤에 하는 것입니다. 이제부터는 여러분은 설계자의 입장에서 모든 것을 이해해야 합니다. 조금 복잡한 회로는 아직 시작하지 않았지만 여러분들이 잘 알고 있어야 하는 중요한 부분입니다.Time to Market. 이런 말을 들어본 적이 있습니까? 이 말은 설계자들이 항상 염두에 두고 있어야 하는 말입니다. 빠르게 변화하는 하드웨어 시장에서 아주 중요한 말입니다. 하드웨어 설계에서 시장까지 나오는 시간을 말합니다. 누가 먼저 얼마나 빨리 설계해서 시장까지 나오는가 이것이 중요합니다. 예를 들자면 지금의 펜티엄 프로세서가 있습니다. 그렇지만 내가 다시 설계해서 성능과 가격을 낮춘 설계를 한다고 합시다. 그렇지만 이 설계는 벌써 의미가 없다는 말입니다. 지금의 펜티엄 프로세서를 얼마나 빨리 생산하는가 하는 것이 중요하다는 말입니다. 설계에서 시장까지. 요즘은 TR의 개수가 중요한 것이 아닙니다. 옛날에는 TR의 개당 가격이 비싸지만 요즘은 그렇게 중요한 요소가 아니라는 말입니다. 누가 빨리 시장에 선보이는가 이것이 중요한 의미입니다.다음은 설계자가 고려해야 할 요소를 생각해봅시다.1. Performance :Delay and cycle-time- Latency- Throughput ( for pipeline application)당연한 이야기입니다. 자기가 만든 회로의 성능이 다른 사람의 회로보다 우수하고 품질이 좋아야 한다는 것은 상식입니다. Delay적인 요소도 상당히 중요한 요소에 포함됩니다. 그리고 면적(Area)과 Delay는 반비례하는 관계가 있습니다. 면적이 커지면 Delay는 감소하고 면적이 작아지면 Delay는 증가합니다. 입력의 시작에니다. 회로의 크기를 줄일 수 있다면 가능한 최대로 줄이는 것은 좋습니다. 그렇지만 면적만을 최우선으로 줄이는 것은 좋지 않습니다. 칩의 단가를 줄이는 것도 중요하지만 성능적인 요소뿐만 아니라 다른 요소도 생각해야 합니다.3. Testability아주 큰 회로를 설계했다면 그것을 테스트하는 데에도 상당히 많은 비용이 든다는 사실입니다. 하나의 회로를 테스트하는 데 시간과 비용을 생각하지 않을 수 없습니다. 자기가 VHDL로 구현한 회로를 스키메틱으로 보았을 때 약간 추가된 부분을 볼 수 있을 것입니다. 그것은 Synthesis할 때 회로를 테스트하기 쉽도록 약간의 추가적인 회로가 포함됩니다. 이상한 것은 절대 아닙니다.4. Power회로가 복잡해지면 복잡해질수록 파워를 줄여야 합니다. 마이크로 프로세서 데이터 북을 보면 쉽게 확인할 수 있을 것입니다. 5V에서 3.5V로 이것이 다시 3.3V로 계속해서 파워를 줄이고 있습니다. 파워 소모를 줄이는 문제입니다. 점점 저 파워 회로가 주를 이루고 있습니다. 이것은 무시할 수 없는 요소입니다.이 네 가지 요소를 복합적으로 이해하면서 네 가지 요소를 모두 충족할 수 있는 회로를 설계해야 합니다. 한 가지라도 무시하면 안 됩니다. 추가적인 요소로 생각하면 Coding style도 고려해서 설계해야 합니다. 그리고 Software적인 요소에서 소프트웨어로 처리할 수 있는 부분과 처리할 수 없는 구분을 생각해서 설계해야 합니다.자 그럼 우리는 왜 VHDL을 사용해서 설계를 해야 할까요? 아니면 왜 VHDL을 공부하고 있습니까? ASIC과 VHDL 이라는 이상한 주제. 이것을 한 번 생각해 봅시다. 왜 시작해야 하는지를 역사적인 인식에서 다시 시작합시다. 이제는 설계자의 입장에서 생각해야 합니다.VHDL(Very High Speed Integrated Circuit Hardware Description Language : VHSIC Hardware Description Language)은 공인된 표준 하드웨어 설계언어이다.7 도면을 그려야 하는 것은 물론이고 각 도면의 회로 복잡도를 조절하고 회로 도면간 배선 등을 관리하는 것은 명백히 기술적인 문제뿐만 아니라 개발비용 및 기간 등의 문제가 야기된다. 이러한 상황이 계속된다면, 대규모 회로를 개발하는데 있어 개발비용이 과대해지거나 개발 기간이 길어저 실현 불가능한 상태에 이르고 말 것이다. 스키메틱으로 구현하는데 5만 게이트가 한계라고 한다. 이러한 이유로 VHDL이 필요성이 적실하게 느껴진다.VHDL은 초기에 하드웨어의 사양을 표준화된 방식으로 시술하는 문서화의 모델링(Modeling)을 위한 언어로 출발하였으며, 1980년대 후반에는 VHDL이 simulation에 의한 검정용 언어로 사용해야 한다는 여론에 의해 몇몇 VHDL simulator가 등장하게 되었다. VHDL simulator가 등장한 시점에서 VHDL 관련 CAD 회사간에 VHDL의 표준화를 위해 1987년 IEEE에서 IEEE-1076이라는 표준을 만들어 공인하게 되었다. 그러나 이 시점까지도 VHDL은 simulation용으로 사용되었지만, 하드웨어 합성(synthesis)을 위한 설계 언어로 사용되지는 않았다.1990년 초에 VHDL 관련 소프트웨어 회사가 많이 등장하고 하드웨어 설계 기능을 가진 합성 Tool이 개발되었다. 그리고 1991년 IEEE에서 IEEE-1164의 표준을 만들었으며, simulation뿐만 아니라 합성을 위한 설계 기능을 갖춘 표준화된 언어로 VHDL을 인식하게 되었다. 즉 VHDL은 소규모 회로에서 대규모 시스템 설계에 이르기까지 문서화, 검정 및 설계(합성)를 위한 표준화된 설계 방식으로 사용되고 있다.그럼 VHDL을 가지고 어떻게 설계할 것인가? 라는 질문은 합시다.먼저 시스템 설계 요구 사양을 결정해야 한다. 무엇을 만들 것인지를 결정해야 한다. 간단한 예를 들자면 전자 시계를 만든다고 하자. 다음은 시스템 사양(System Specification)을 결정해야 한다. 시스템 사양은 시스템 모델링을 통해 이루어진다. 시스템egister Transfer Logic) 설계로 변환시킨다. 이 변환의 최종 목표는 하드웨어 구현이며 RTL설계를 넷리스트(Netlist)로 생성시키는 합성 과정을 수행하게 된다. 이 단계에서 VHDL은 특정 하드웨어 지원을 받게 되며 초기의 사양에서 제시한 칩상의 면적, 속도 및 Timing 요구에 대한 제한을 주게 되고 최초 계획된 시스템 사양의 요구에 만족하지 못하면 시스템의 모델링과 RTL변환 및 합성 과정을 다시 거치게 된다.이제 설계 계층 구조(Design hierarchy)에 대해서 알아봅시다.구 시스템 레벨(컴퓨터, 디스크 장치, 버스 인터페이스 등) 추체 칩 레벨(마이크로 프로세서, RAM, ROM, UART 등) 상적 RTL 레벨(레지스터, ALU, 카운터, MUX 등) 적설 게이트 레벨(NAND, NOR, Flip-flop 등) 설계 Circuit 레벨(Transistor, Resister 등) 계Layout 레벨ASIC 설계 프로세서에는 어느 레벨에서도 설계가 가능하다. 각 레벨간 표현 방식은 다르지만, 설계하려는 회로 자체에는 변함이 없어 서로 다른 레벨간 변환은 항상 가능하다.시스템 레벨이 가장 상위레벨이다. 가장 추상적인 레벨이기도 하지만, 설계가 가장 어렵다. 아직 VHDL Tool로 시스템 레벨을 정의하기는 어렵다. 상위 레벨의 알고리즘을 가지고 설계하기는 아직 단계적으로 어렵다는 뜻이다. 그러나 가능성은 있다.하위 레벨로 갈수록 실제 회로적인 문제를 다룰 수 있다. 정확한 타이밍 정보라든지 실질적인 회로 구현을 말한다. 지금 우리가 하고 있는 단계는 주로 레지스터 레벨의 설계를 주로 하고 있다. 큰 프로젝트를 설계한다면 상위 레벨부터 시작할 것이다. 이것이 Top-down 설계이다. 주로 ASIC은 Top-down 설계 방식을 이용한다. Layout 편집기나 Schematic으로 설계하는 방식은 Bottom-up 방식을 사용한다. 어떤 식으로 설계를 하는 것은 문제가 되지 않는다. 하나의 큰 프로젝트를 시작하면 시스템 레벨을 대한 최종적인 테스트를 말합니다.2. Fabrication : 공장에서의 제조 과정을 말합니다. 줄여서 Fab.이라고 하지요.2.1 Mask Fabrication2.2 Wafer FabricationTest2 : 제조 과정에서의 테스트를 합니다.3. Packaging3.1 Slicing3.2 PackagingTest3 : 칩 속에 Packaging을 해야합니다. 그 과정에서의 테스트.4. Testing : 실제적인 칩 테스터를 Emulation이라고 합니다.(이 비용도 고려해야 함)위 과정 중에서 1. Design의 과정이 우리의 과정입니다. Fab에 관계된 것을 알고 있다면 설계에 많은 도움을 줄 것이라 생각합니다. 시간이 가능하다면 공부해보세요. 혼자서는 하기가 조금 힘들다는 단점이 있지만 가능하다면 집적회로 공정기술에 대해서 공부하는 것도 도움이 되겠죠. 저도 집적회로에 많은 시간을 투자해 어느 정도의 기초적인 과정은 알고 있습니다. Cmos 제조 과정은 알고 있습니다. 그래서 layout 과정을 이해하는데 어느 정도 도움이 됩니다.지금부터는 VHDL의 실제 설계에 관한 내용입니다. 위의 내용은 Asic에 관계된 내용이지만 지금부터는 설계에 관계된 내용입니다. 어떻게 언어만으로 설계가 가능한지를 나타내는 과정입니다. 잘 알아두세요.ModelingSynthesis & OptimizationValidationModeling. 이것은 설계를 한다는 말입니다. 어떻게 설계할 것인지는 설계자에 달려있죠. 그러나 어떤 방식의 설계가 있는지는 알고 있어야 하겠죠. 모든 것의 기초가 되는 것입니다. 어떻게 코딩할 것인지를 선택해야 합니다.Modeling abstraction의 종류에는 세 가지가 있습니다. 먼저 Architectural Level(추상적인 동작 모델링 - 번역이 다를 수도 있습니다. 우리 나라의 박사님들이 우리가 이해하기 쉽도록 번역되었으므로 번역된 것에 신경 쓰지 마세요.)에 대해서 먼저 알아봅시다. 이 레벨에서는 구체적인 하드웨어 시스템이 어떻게 동

공학/기술| 2001.11.11| 6페이지| 1,000원| 조회(471)

디지털, VHDL, 논리회로

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