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컴퓨터네트워크- 이더리얼 이용한 TCP 패킷분석 (ARP, ICMP)

1.ARP1)동작 이론ARP는 IP주소에 대응되는 MAC 주소를 찾기 위해 사용됩니다. ARP는 같은 서브넷 안에서만 동작하며, 패킷을 다른 서브넷으로 보내기 위해서는 ARP를 이용해 게이트웨이의 MAC 주소를 알아내서 패킷을 게이트웨이로 보내야 합니다.ARP의 동작 원리는 비교적 간단합니다.① ARP Request 메시지에 MAC 주소를 알고 싶은 IP를 담아 브로드캐스팅 합니다.② 수신된 ARP Request 메시지를 검사해 자신의 IP와 일치하면 MAC 주소를 담아 ARP Reply 메시지를 유니캐스트 방식으로 송신합니다.ARP 메시지의 구조는 다음과 같습니다.1. ARP 캐쉬에 entry가 있는 경우과정1. XP의 도스모드로 진입 후 arp -a 실행과정2. 이 컴퓨터에 유효한 패킷만 캡쳐하도록 설정한다.과정3. 캡쳐를 실행한 후 게이트웨이주소인 59.18.204.254 에 대해 핑을 수행한다.과정4. ping에 대한 이더리얼의 캡쳐화면과정5. 단 두개의 패킷이 캡쳐되었음을 확인해볼 수 있다.5-1. request 정보5-2 reply 정보과정6. 패킷에 대한 분석두 개의 패킷으로 ARP가 완료되었다. 첫 번째 라인은 패킷length는 60바이트이며, 60바이트가 캡쳐되었음을 나타내며 6번 프레임입니다.두 번째 라인src:corecess_88.56:c3는 테스트가 수행된 컴퓨터에 장착된 랜카드의 MAC주소입니다.즉 출발지 맥 어드레스이며, dst:micro-st_77:9b:d4는 목적지 맥 어드레스이다.타입을 살펴보면,0x0800이 IP를 나타냅니다.ARP Request 부분을 보면 송신자의 MAC과 IP가 표시되어 있으며, 수신자에 정보에는 IP만 채워져 있습니다. 아직 MAC 주소는 모르는 상태이기 때문에 당연히 채울 수 없습니다.하드웨어주소크기는 6바이트이며, 프로토콜 주소크기는 4바이트임을 확인할 수 있다.ARP Reply에는 모든 정보가 채워져 있습니다. 이 패킷을 수신하면 ARP Request로 요청한 IP를 가진 NIC의 MAC 주소를 알 arp -a -> arp -d를 통해 엔트리를 비운다.-ARP 캐쉬 엔트리가 없음을 확인할 수 있다.과정2. ARP 패킷측정-호스트는 목적지의 주소를 찾기 위해 네트워크 상에 브로드 캐스팅을 한다.ARP 캐쉬 테이블에 주소가 없음으로 네트워크상에 브로드 캐스트 방식으로 ARP REQUEST를 날리게 된다. ARP REQUEST를 받은 쪽은 자신의 ARP Table에 보낸 쪽의 정보를 주소를 저장한 후유니 캐스트로(브로드 캐스팅으로 쏠 필요없다.) 자신의 MAC 주소를 ARP REQUEST보낸쪽에 전송 하게 된다. (뒤쪽부터는 간단히 REQUEST보낸쪽을 A, 받는쪽을 B라 칭하겠다.)Ethereal 부분의 Source : B 자신의 MAC 주소로 되어있다 (자신이 보내니까 Source다)ARP Protocol 부분의 Sender MAC주소가 B 자신의 MAC로 셋팅 되어있다.(마찬가지로 Source다.)-A 는 B 로부터 받은 B 의 주소를 자신의 ARP Table에 저장한다.여기서 타입에서 다이나믹은 자신의 ARP Cache Table 에 동적으로 IP 주소와 하드웨어 MAC 주소를 매핑한다.- ARP Cache의 Life Time이 존재한다- 단점 :ARP 스푸핑에 이용 할 수 있다과정3. 패킷분석 (앞서 분석한 부분과 동일한 부분은 포함하지 않고 새롭게 바뀐 위주로 분석)3-1. ARP REQUEST 분석 : 이더넷 프레임-FF FF FF FF FF FF 00 13 D3 77 9B D4 08 06 의 16진수 정보를 담고 있다.-송신측 MAC주소 :랜카드 제조회사 : 0013d3 (Ralink Technology, Inc.)card ID : 77 9b d4-수신측 MAC주소 :FFFFFFFFFFFF -> Broadcast 방식 (엔트리가 비워진 상태이므로)-상위계층 프로토콜 종류0x0806 -> ARP3-2. ARP REQUEST 분석 : ARP 헤더-> 00 01 08 00 06 04 00 01 00 13 d3 77 9b d4 3b12 cc b4 00 88 56 c3-수신측 MAC주소 :NIC 제조회사 : 00 13 d3 (Ralink Technology, Inc.)card ID : 77 9b d4-상위계층 프로토콜 종류0x0806 -> ARP3-5. ARP Reply 분석: ARP 헤더-> 00 01 08 00 06 04 00 02 00 90 a3 88 56 c3 3b 12 cc fe00 13 d3 77 9b d4 3b 12 cc b4 의 16진수 정보를 담고 있다.-하드웨어 타입: 1 (Ethernet)-프로토콜 타입: 0x0800 (IP)-하드웨어 주소 크기: 6-프로토콜 주소의 크기: 4-Operation 코드: 2 (ARP Reply)-근원지 프로토콜 주소: 3b 12 cc fe ( 59.18.204.254을 나타냄 )-근원지 하드웨어 주소: 00 90 a3 88 56 c3-목적지 프로토콜 주소: 3b 12 cc b4 ( 59.18.204.180을 나타냄 )-목적지 하드웨어 주소: 00 13 d3 77 9b d43-6. ARP Reply 분석: 동작-Request Host (MAC: 00 90 a3 88 56 c3, IP: 59.18.204.254) 가 주소를 알고 있으므로 유니캐스트 방식으로 Target Host(MAC: 00 13 d3 77 9b d4 , IP:59.18.204.180) 에게 ARP reply를 보내게 된다.2. ICMP (인터넷 제어 메시지 프로토콜)1) 동작이론-IP네트워크에서 네트워크 문제에 관한 정보를 전달하기 위해 사용하는 프로토콜로써지속적 문제를 회피 가능하다.예) 라우터에서 발생한 에러를 송신측으로 전달-IP 데이터그램에 캡슐화 되어 전송된다.-ICMP 메시지 포맷타입(Type) ?메시지의 종류를 15개로 구분 (대 분류)코드(Code) ?메시지의 종류를 보다 세분화 (소 분류)체크 섬(Checksum) ?메시지의 오류 검사나머지 헤더 ?타입과 코드 값에 따라 변경됨-에러(error) 보고용 메시지 및 종류IP 패킷 처리 도중 발생한 문제를 보고할 때 사용Desti지를 송신하며, Request를 수신한 호스트는 Reply 메시지를 송신합니다. 최초 Request를 보낸 호스트에 Reply가 도착하지 않는다면 상대 호스트가 죽었다고 볼 수 있습니다. 하지만 망 상태가 좋지 않은 경우에는 중간에 ICMP 패킷이 사라질 수 있고, 한 번에 정확한 응답 시간을 계산할 수 없으므로, ICMP Echo Request 메시지를 여러번 보내 돌아오는 Reply 메시지들의 평균 응답 시간을 계산하는 방법을 사용합니다. Windows XP의 ping.exe는 옵션을 지정하지 않을 경우 기본으로 4번의 ICMP Echo Request 메시지를 송신합니다. 따라서 아래그림과 같이 4번의 Echo Request 메시지 와 Echo Reply 메시지가있어 총 8개의 패킷이 있음을 확인할 수 있습니다.ping.exe가 네 번의 핑 테스트를 했으므로 네 쌍의 ICMP Echo Request - Reply 패킷이 교환된 것을 알 수 있습니다. 우선 이더리얼에 표시된 Reply와 Request사이의 Time값을 이용해 이를 ping.exe가 디스플레이한 응답시간과 비교해 보겠습니다.네 번의 응답시간을 살펴보면 위의 그림과 같이 1ms, 1ms, 3ms, 2ms임을 확인할 수 있습니다.이더리얼을 통한 패킷응답시간을 살펴보면,위와같이 첫 번째는 0.0017600sencond가 나온것을 확인할 수 있습니다.이는 앞서 ping.exe의 1ms와 같음을 확인할 수 있습니다.두 번째는 0.001503..seconds가 나왔습니다.이는 ping.exe의 1ms와 같음을 확인할 수 있습니다.세 번째는 0.003023senconds가 나왔다. 이는 ping.exe의 3ms와 같음을 확인 할 수 있다.마지막 네 번째는 0.002784seconds가 나왔습니다. 이는 ping.exe의 2ms와 같음을 확인할 수 있다.이제 2번 패킷과 3번 패킷의 내부를 살펴보도록 하겠습니다. (4,5,6,7,9,10번 패킷은 동일한 구조이므로 생략하겠습니다.)2번패킷에 대해 먼저 살펴보 있습니다. 또한 ”Data"의 내용도 같습니다. 실제로 같은지 비교해 보도록 하겠습니다.보시는 바와 같이 TYPE은 REPLY이므로 O이며, Sequence number , Data 가 Echo Request 와 같음을 확인할 수 있습니다.이것으로 ping.exe에서 사용되는 ICMP 패킷에 대한 분석은 마치겠습니다.4) traceroute 프로그램에서 사용되는 ICMP 패킷 확인4-1)Traceroute에 관한 이론-패킷이 목적지에 도달하는 경로를 추적하는 프로그램-자신의 컴퓨터가 목적지에 도달하기까지 거치게되는 게이트웨이를 기록-사용 목적-호스트 사이의 라우팅 문제를 파악-인터넷 상의 문제가 되는 네트워크를 파악-Traceroute의 동작원리-IP의 TTL(Time-to-live) 필드와 ICMP 패킷 이용-TTL? 패킷 전송 중에 라우팅 프로토콜의 이상으로 경로상에 무한 루프가 발생하는 현상을 방지하기 위한 필드-IP 패킷 전송 시 64로 설정-패킷이 라우터에 도착하면 1씩 감소시켜 다음 홉(nexthop)으로 전송-특정 라우터에 TTL이 0이거나 1인 패킷이 도착하면 이 라우터는 타입이 11이고 코드가 0인 ICMP 시간과 메시지를 송신한 쪽으로 전달함-TTL을 1로 설정한 ICMP echo request 패킷 전송-첫번째 라우터에서 ICMP 시간초과 메시지 반송-시간초과 메시지에는 라우터의 이름과 IP 주소를 포함-TTL을 2로 설정한 ICMP echo request 패킷 전송-경로상의 두번째 라우터에서 ICMP 시간초과 메시지 반송-최종 목적지에 도달할 때까지 TTL 필드 값을 1씩 증가시켜가면서 echo request전송-ICMP 시간초과 메시지 반송5) 패킷측정-이 경우 학교내에서는 별다른 에러메세지를 관찰할 수 없어서 www.google.co.kr로 접속해보도록 하겠습니다.6) 패킷분석tracert에도 ICMP Echo Request와 Reply가 사용되나 추가로 ICMP Time Exceeded Error 메시지를 사용합니다. 라우터는 수신

공학/기술| 2008.11.20| 25페이지| 1,500원| 조회(1,594)

프레임, TCP ARP ICMP 이더리, 패킷크기, 하드웨어주소크기, 프로토콜 ..

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전자회로실험- 전류미러회로, 차동증폭기 결과보고서

3.4.1 실험 4-1 : 능동 부하 또는 전류 미러(current mirror) 회로1) 전류 미러의 특성(1) 전류 미러의 특성다음의 전류 미러 회로 1을 구성하고 기준 전류IR 와 출력 전류 IO를 측정하여 아래의 표 1을완성한다. 이 때, 출력부의 바이어스 전압 VO는 15V로 고정시킨다. 전류는 저항 RREF와 RM에걸리는 전압을 디지털 멀티미터로 측정하여 구한다. 전압을 측정하기 전에 RREF와 RM의 저항값을 정확히 측정하여 기록한다.Vcc2V5V10V15VIR106㎂315㎂670㎂1022㎂IO141㎂413㎂870㎂1318㎂IO/IR1.3371.3131.3091.297 위 표로부터 전류 미러의 기능은? 기준 전류과 출력 전류는 얼마나 차이가 나는가? 그 차이의 원인은?전류미러는 왼쪽 트랜지스터에 흐른 전류가 오른쪽 트랜지스터에도 동일하게 흐르게 구성된 회로로 컬렉터 단자를 통해서 전류를 검출하거나 출력하는 기능을 하고, 이외에 차동 증폭기와 함께 사용하여 연산 증폭기의 성능을 올리는데 사용한다. 이상적인 트랜지스터에서는 좌, 우에 흐르는 전류가 동일하게 되지만 실제 사용되는 트랜지스터는 각자마다의 차이점을 갖고 있기 때문에 전류차이가 생기게 된다. 즉 IR=이지만 PN Junction의 면적 Donor, Accepter의 Doping 농도, Minority Carrier Life Time 등에 의해서 값이 변하여서,가 된다. 실제로 실험했을 때 입력 전류보다 출력 전류가 약 1.3배 정도의 비율이 나왔다.(2) 전류 미러의 출력 저항 구하기 : 회로 1에 대하여 다음의 표 2를 완성한다. 이 때, 기준 전류를 결정하는 전압원의 전압는로 고장시킨다. 표 2의 데이터를 세로축을 전압,가로축을 전류로 놓고 구한 직선의 기울기가 출력 저항가 된다.Vcc5V10V15V20VIO1116㎂1220㎂1316㎂1412㎂IO/IR-48.077㏀50㏀49.180㏀주)실험 4. 1 (1)실험값Vcc2V5V10V15VIR106㎂315㎂670㎂1022㎂IO141㎂413㎂870㎂1318㎂IO/IR1.3371.3131.3091.297시뮬레이션Vcc2V5V10V15VIR101.5㎂310㎂657.3㎂1007㎂IO124.3㎂378.4㎂797.6㎂1215㎂IO/IR1.2241.2201.2131.206실험 4. 1 (2)실험값Vcc5V10V15V20VIO1116㎂1220㎂1316㎂1412㎂ΔVO/ΔIo-48.077㏀50㏀49.180㏀시뮬레이션Vcc5V10V15V20V1IO1073㎂1181㎂1290㎂1400㎂ΔVO/ΔIO-46.296㏀45.871㏀45.454㏀(3) 전류 미러의 출력 특성 구하기 : 다음의 회로 2를 구성한다. 이 회로에서 연산 증폭기 부분은 단순히 전류를 측정하기 위한 회로임에 주의하자., 출력부의 바이어스 전압원으로,삼각함수 전압의 진폭을로 두고를 오실로스코우프의 X입력으로 출력 전류에 비례하는 전압를 오실로스코우프의 Y입력으로 하여 Lissajous pattern을 구한다. 이 곡선이 전류 미러의 출력 특성이다. 물론 오실로스코우프의 입력 coupling은 두 채널 모두 DC로 둔다. 회로 3의 저항,,의 값을 디지털 멀티미터로 읽어 전압를 출력 전류로 환산하여 그래프로 그린다. 이 곡선이 전류 미러의 출력 특성이다.회로 2. 전류 미러 회로의 출력 특성을 위한 회로 (입출력 전달 특성 곡선)회로 2. 전류 미러 회로의 출력 특성을 위한 회로 (입출력 파형)(4) 출력 특성의 기울기로부터 출력 저항을 구하라.RO=VO/IO =>A는 오실로스코프의 이득값(X 1v/div => 3v, Y 2v/div => 0.6) = 0.2v/v, R1 = 10㏀RO = 10㏀/0.2 = 50㏀ 비교적 이상적인 전류원으로 동작하는 출력 전압의 범위는? 낮은 전압에서 전류원으로서의 특성을 잃어버리는 이유는? 이 전류원의 Norton 등가회로는?VCE가 작아지면 이 트랜지스터가 포화영역에 들어가기 때문이다. 포화영역에서는 BJT의 ?가 급격히 감소하므로 VO도 감소해서 이상적 전류원의 특성을 잃게 된다. 출력 저항을 트랜지스터의 early 효과에 의한 저항와 비교해 보시오.커브트레서로 트랜지스터의 특성을 측정하였어야하는데 측정을 못하여서 결과를 내지 못하였습니다.실험 4-3. 차동증폭기의 응용1) 비교기(1),,으로 하여 아래의 회로 4의 차동 증폭기회로를 구성한다.(2) 파형 발생기의 출력을의 삼각함수로 두고 진폭을정도로 조정한다. 오실로스코우프로VI1, VI2, VO의 파형을 비교, 관찰한다.차동 증폭기의 비교기 (VI1, VI2)차동 증폭기의 비교기 (VC)==> CH1은 0.1v/div 이고 CH2는 5v/div으로 두었다. 그러므로 CH1의 값은 0.12V이고 CH2의 값은 13.5V이다. 그러므로 증폭값은 13.5/0.12 = 112.5이다 이 회로가 비교기로 동작하는가? 이 결과를 “실험 4-2:차동 증폭기 특성”의 “1)차동 증폭기의 입출력 전달 특성” (1)항의 입출력 전달 특성을 이용하여 설명하여 보시오.이 회로의 출력파형은 두 입력단의 각각의 파형과는 상관없이 두 입력의 전압차이에만 의존해서 출력파형이 나왔으며 출력 파형과 전달함수는 앞에서 같은 조건의 Single Ended 실험과 동일하다. 따라서 차동증폭기는 두 입력 전압이 차이값만을 증폭시키므로 비교기로 사용 가능하다.모든 실험을 미리 동영상을 보고 칩셋의 어떤 번호에 전압을 넣고, 어떤 곳으로 연결을 할지를 미리 손으로 직접 회로도를 그려서 갔고, 미리 모든 실험에서 시뮬레이션을 돌리고, 결과 파형을 미리 알고 갔기에, 회로구성에 드는 시간이 상당히 짧게 하였고, LM394 가 불량이 있었음에도 불구하고 금새 실험을 해 나갔지만 마지막 차동 증폭기의 비교기 응용 부분에서 이론을 제대로 파악하지 못하고 실험하였기에 제대로된 파형이 일찍 나왔었지만 그 파형이 제대로된 파형인지를 실험 동영상만의 파형을 얻기 위해서 회로를 다시 구성하고 소자들을 바꾸고 아날로그와 디지털 오실로 스코프를 바꿔가며 2시간 정도를 매달렸습니다. 나중에 실험이 끝날때가 되어서야 조교님께 이파형이 맞는지 여쭤보고 제대로 된 파형이 나왔다는 것을 알았습니다.

공학/기술| 2008.04.30| 9페이지| 1,000원| 조회(2,135)

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논리회로실험- 래치와 플립플랍 예비보고서

1. 실험목적- 여러 종류의 FLIP FLOP을 구성하여 그 특성과 동작을 알아본다.2. 실험이론- 플립플롭은 입력의 변화가 없으면 출력이 일정한 2진값을 유지하도록 동작되는 기억소자로서, 출력이 변화되는 시점에 따라 비동기식과 동기식 플립플롭으로 구분된다. 비동기식 플립플롭은 입력의 변화에 따라 출력도 변화될 수 있는 플립플롭을 말하며, 비동기식 플립플롭을 다르게 래치(latch)라고도 정의한다. 동기식 플립플롭은 입력이 아무리 변해도 동기신호가 출력을 변화시킬 지점이 아니면 출력의 변화가 일어나지 않는 플립플롭을 말한다. 동기신호로는 클럭(clock)을 사용하는데, 이러한 클럭은 다음과 같이 레벨, 상승모서리(rising edge) 하강모서리(falling edge)의 세부분으로 구분된다. 동기식 플립플롭은 클럭의 어떤 부분에 동기를 맞추느냐에 따라 레벨 여기형 플립플롭, 상승모서리 여기형 플립플롭, 하강모서리 여기형 플립플롭 등의 세 가지로 세분된다. 레벨 여기형 플립플롭은 클럭이 1인 동안에 출력이 변화되고, 상승모서리 여기형 플립플롭은 클럭이 0에서 1로 변화하는 시점에서 출력이 변화되고, 하강모서리 여기형 플립플롭은 클럭이 1에서 0으로 변화하는 시점에 출력이 변화한다.레벨(level)상승모서리(rising edge) 하강모서리(falling edge)- 플립플롭은 R-S 플립플롭을 근간으로 D 플립플롭, J-K플립플롭, T플립플롭의 네가지가 있다. 플립플롭의 입력은 플립플롭의 종류에 따라 다른 이름으로 되어 있으나, 출력은 반드시 두 개(Q, Q')가 있는데, 이들의 값은 항상 보수의 상태가 되어야 한다.1. RS-플립플롭플립-플롭(FLIP-FLOP)은 클럭펄스(CLOCK PULSE)라고 하는 입력 트리거 신호의 천이에 의하여 출력신호가 제어된다.따라서 플립-플롭은 클럭펄스(CP)라는 천이 신호가 필요함으로 클럭이 부착된 RS-랫치 논리도와 같다.단지 제어 방법이 랫치에서는 R,S의 입력에 의해 결정된다면 플립-플롭은 R,S 의 입력보다 클럭펄스의 천이가 더욱 중요한 결정적인 요인이 되고 있다.RS-플립플롭의 논리도에는 NOR게이트를 이용한 [그림8-10] (A)와 NAND게이트를 이용한 (B)와 꼭 같은 논리도를 가지며 진리표도 (C)와 같다.단지 랫치와 플립-플롭의 차이점이 플립-플롭에서는 클럭펄스라고 하는 입력트리거 신호의 천이에 따라 출력신호가 달라지기 때문에 트리거 방식에 관하여 좀더 자세히 논하기로 한다.이제 RS플립플롭이 트리거 신호의 천이(SWITCHING)에 의하여 제어되므로 클럭펄스는레벨(LEVEL)이아닌 정진행 엣지(POSITIVEEDGE)또는부진 엣지(NEGATIVE EDGE) 방식으로 트리거 시킨다.[그림8-15] (A) 정의 펄스에서앞 가장자리(LEADING EDGE)를 정엣지(POSITIVE EDGE)라고 하고 뒷 가장자리(TRAILING EDGE)를 부에지(NEGATIVE EDGE)라고 한다.그러나 (C)부의 펄스에서는 앞 가장자리가 부진행 에지이고 뒷 가장자리가 정진행 에지가 된다. RS플립플롭의 트리거 신호를 정진행으로 트리거시킬 때 그림 (B)와 같고 그림 (D)는 부진행으로 트리거 시킬 때의 논리기호를 나타낸 것이다.이 때 클럭펄스를 정진행 에지 방식으로 트리거 시키려면 [그림8-16] (A)의 미분 회로를 거쳐 (B)와 같이 다이오드(DIODE)를 통과시키면 정진행 파형을 얻을 수 있다.이와 같이 플립플롭은 클럭신호에 의해서 정해진 시점 즉, 에지 트리거(EDGE TRIGGER)된 시점에서 R,S를 샘플링(SAMPLING)하여 출력하는 것이다.이 때 그림 (B),의 다이오드 접속을 미분회로에 반대방향으로 접속하면 부진행 에지 파형을 얻게 될 것이다.그러나 트리거 펄스가 에지가 아닌 레벨, 즉 1을 지속하는 동안 입력 R,S의 변화를 출력한다면 클럭이 부착된 경우라도 랫치로 동작하게 되므로 클럭이 부착된 RS 랫치에 속한다.S-R 플립플롭의 논리도와 진리표2. D 플립-플롭클럭화 D 플립-플롭(clocked D flip-flop) 또는 약칭 D 플립-플롭과 밀접한 관련이 있고 집적회로가 개발된 이후로 매우 유용하게 사용되어 왔다. 이 회로는 칩에서 K핀을 없애고 대신에 J에 인버터를 달아 K에 연결하여 항상 K=J'가 되도록 되어 있다.D 플립플롭의 논리도와 진리표3. J-K 플립-플롭J-K 플립-플럽은 S-R 플립-플럽과 T 플립-플럽의 특성만을 조합한 플립-플럽이다. 플립-플럽의 출력 상태는 게이트 입력의 전압 레벨에 의해 결정되고 클럭입력에 의해 출력으로 전달된다. 종종 클럭 입력보다 우선적인 직접 셋(S), 직접 리셋(R) 입력들이 같이 사용되기도 한다.함수표의 x는 이 입력이어떤 상태를 가지더라도 출력은 영향을 받지 않음을 의미한다.- J-K 플립플롭은 S-R플립플롭을 기초로 제작되며 두신호가 1인상태에서도 안정된 상태로 변화한다는 특성을 가지고 있다.4. T 플립-플롭제조자들은 T 플립-플롭을 따로 만들지 않고 JK나 D 플립-플롭을 변경하여 만든다. 그림 4.11의 JK 플립-플롭에서 만약 J=K=1이면 하강 클릭천이에 의해 출력은 토글된다. (J=K=1)‘이면 그 전 상태를 유지한다. 따라서 J와 K를 같이 묶으면 토글 플립-플롭의 T 입력이 만들어진다. 이 입력이 0으로 떨어지면 토글 동작은 하지 않는다.※예비보고서1) NAND gate를 이용하여 클럭화되지 않은 R-S F/F의 조합회로를 구성하고 그 동작을 설명하시오.≪조합 회로≫동작 상태입력출력SRQQ’금지상태0011SET0110RESET1001유지11변화없음≪진리표≫초기 입력 값에 SR=00이 입력되면 QQ’=11 이 된다.또한 SR=00인 상태에서 (QQ’=11) SR=11로 변화되면 출력 QQ’는 11과 00을 반복하므로 불안정한 상태가 된다. 따라서SR=00은 금지 상태가 된다.그다음 SR=01이면 QQ’=10 이 되어(SET) 상태가 된다. 즉Q=1이 된다.2) Master-Slave Clocked F/F에 대해 설명하고 NAND 게이트를 사용하여 J-K F/F을 구성하고 동작을 설명하라.매스터 슬레이브 플립플롭이란 게이트 입력을 갖는 매스터와 슬레이브 2개의 래치를 이용하여 구성할 수 있다. 다음 그림은 S-R래치를 이용하여 구성된 매스터 슬레이브 플립플롭이다. 그림에서 CP는 매스터에는 직접 인가되고 슬레이브에 반전되어 입력된다. S와 R의 입력은 CP=1인 경우에는 매스터의 상태 Y와 Y'는 변화될 수 있으나, 슬레이브의 상태는 변화되지 않는다. 반면에 CP=0이 되면 매스터의 상태는 변화될 수 없으며, 반대로 슬레이브는 게이트 입력이 1이기 때문에 트리거링 되어 Y 및 Y'의 입력을 받아 Q 및 Q'의 상태를 변화시킨다.- 따라서, 매스터 슬레이브 플립플롭의 동작은 CP=1일 경우 S와 R의 입력을 받아 Y와 Y'를 변화시키며 CP=1인 상태의 마지막 S와 R의 입력이 Y와 Y'에 나타나며, CP가 1에서 0으로 변화하는 시점에서 슬레이브 래치의 전파 지연후에 Q와 Q'의 상태는 Y와 Y'의 상태를 받아 변화한다. 즉 입력 S와 R의 포착은 CP가 1인 상태의 마지막 부분이 되며 Q와 Q'의 상태변화는 CP가 0이 된 상태의 최초시점이 된다. 매스터 슬레이브 플립플롭은 진술한 바와 같이 플럭 한 주기에 한번의 상태변화가 있기 때문에 순서 논리회로의 메모리 요소로서 사용될 수 있다.- 매스터 슬레이브 플립플롭은 다양한 조합의 회로가 가능하다. 다음 그림은 매스터 슬레이브 J-K플립플롭을 보여주고 있다. 회로에서 NAND게이트 3,4는 매스터 래치를 나타내며, NAND게이트 7,8은 슬레이브 래치이다. 또한 CP는 게이트 9에 의해 반전되어 슬레이브에 인가되며, 게이트 5와 6은 게이트 9의 출력이 1인 경우 Y와 Y'에 의해 슬레이브의 상태를 변화시킬 수 없으며, 게이트 9의 출력이 0인 경우는 Q와 Q'의 상태는 보존된다. 또한 게이트 1과 2의 동작은 CP가 0인 경우에는 매스터 래치의 출력 Y와 Y'의 상태를 변화시킬 수 없으며, CP가 1인 상태에서 J=0, K=1인 경우 Y=0, Y'=1로 만들며, J=1, K=0인 경우 Y=1, Y'=0으로 만들며, J=K=0 인 경우 Y와 Y'의 상태는 변화되지 않으며, J=K=1인 경우 Q'이 Y에 전달되고, Q는 Y'에 전달된다. 결국 CP=1인 경우 Y와 Y'의 상태가 트리거링 될 수 있으며, 이 경우 Q와 Q'는 변화될 수 없고 반면에 CP=0인 경우 Y와 Y'의 상태는 변화될 수 없고, Q와 Q'의 상태는 Y와 Y'에 따라 상태를 변화시킬 수 있는 것이다.

공학/기술| 2008.04.30| 10페이지| 1,000원| 조회(908)

플립플롭, 논리회로, 래치, flipflop, latch

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논리회로실험- 램(RAM) 예비보고서

1. 실험목적- 반도체 memory들의 기본적인 원리를 알아보고 MSI(TTL) 64-bit 기억 소자의 동작을 공부한다.2. 실험이론1) 판독/기록 메모리 (read/write memory : RWM)- 판독/기록 메모리(read/write memory : RWM)라는 이름은 언제든지 저장하고 재생할 수 있는 메모리 배열에 붙여졌다. 요즈음 디지털 시스템에서 사용되고 있는 대부분의 RWM은 임의 접근 메모리 (random-access memory : RAM) 이며, 이것은 메모리의 한 비트를 판독하거나 기록할 때 소요되는 시간이 RAM SO RM 비트의 위치와는 무관하다는 의미를 지닌다. 이러한 관점에서 볼 때, ROM도 임의 접근 메모리지만, RAM 이라는 이름은 일반적으로 판독/기록 임의 접근 메모리에만 사용된다.- 정적 RAM(static RAM : SRAM)에서는 하나의 워드가 어떤 위치에 기록되면, 다른 워드를 같은 위치에 저장하지 않는다면, 또한 그 칩에 전원을 공급하는 한 저장된 상태로 남는 것이다. 동적 RAM(dynamic RAM : DRAM)에서는 각 위치에 저장된 데이터는 주기적으로 그 데이터를 판독하여 그것을 다시 기록해주는 리프레시(refresh) 동작이 필요하며, 그렇지 않을 경우 그 데이터는 사라진다. 대부분의 RAM의 전원을 제거하면 데이터를 잃어버린다. 이것을 휘발성(volatile) 메모리라 한다. 전원을 제거할 때조차도 데이터를 유지하는 RAM 들도 몇 가지 있는데, 이런 것들을 비휘발성(nonvolatile)메모리라 부른다. 비휘발성 RAM의 예로서 구형의 자기코어 메모리나 10년 수명의 리튬 전지를 내장하여 매우 큰 패키지의 최신 CMOS 정적 메모리 등이 있다. 최근 들어 비휘발성 철전기(ferroelectric) RAM이 개발되어 왔다. 이것은 전원이 공급되지 않아도 그 상태를 유지하는, 하나의 IC칩에 자기소자와 전기소자를 결합한 형태로, 전에 사용되었던 코아 메모리와 유사하다.2) 정적 RAM (static RAM)- 셀의 구조를 플립플롭을 이용하여 회로를 구성한 것으로 소자의 집적도는 떨어지는 편이지만 리프레시 동작이 필요하지 않아서 디지털 시스템의 하드웨어 구현이 용이하다. 정적 RAM은 플립플롭 방식의 메모리 셀로 구성된 것으로 데이터를 기억시키기 위해서는 전원을 계속 공급해야 한다. 그래서 소비전력이 크고, 동작속도가 느리지만, 복잡한 리프레시나 클럭이 필요없어서 소량의 메모리에 쓰인다. 이것은 대부분 MOSFET로 이루어지며 동작원리는 통상의 플립플롭과 같으며 한쪽이 ON 일 때는 한쪽이 OFF가 되어 언제나 한쪽에는 전류가 공급되고 있다. 그래서 소비전력이 동적 RAM보다 크다.(1) 정적 RAM의 입력과 출력- ROM과 마찬가지로, RAM에서도 어드레스 및 제어 입력과 데이터 출력이 있지만, 데이터 입력도 있다. 간단한 2n×b 비트 SRAM의 입출력을 다음 그림에 보였다. 제어 입력들은 ROM의 것과 동등하지만, 기록 인에이블(write-enable, WE)입력이 추가되었다. WE이 유효할 때, 데이터 입력은 선택되어진 메모리 위치에 기록되어진다. 정적RAM에서 메모리 위치는 에지 트리거되는 D 플립플롭이라기 보다는 D 래치와 같이 작동한다. 이것은 기록 인에이블 입력이 있을 때는 선택한 메모리 위치에 대한 래치는 개방되어 있고, 입력데이터는 래치로 들어간다. 저장되는 값은 래치가 닫힐 때의 값이다. 정적 RAM은 전형적으로 다음과 같이 접근한다.READ : 어드레스 입력에 하나의 번지가 위치하고 CS와 OE가 유효하게 된다. 선택된 메모리 위치의 래치출력들이 DOUT로 송달된다.WRITE : 어드레스 입력에 하나의 번지가 위치하고 하나의 데이터 워드가 DIN에 위치한다. 그런 다음 CS와 WE가 유효하게 되면, 선택된 메모리 위치의 래치들이 열리고, 입력워드가 저장된다.- 만약 SRAM 타이밍 조건이 맞지 않으면, 선택된 자리에 기록할 동안 우연히 하나 이상의 위치에 타격을 줄 수 있기 때문에 SRAM을 접근할 때는 어느 정도의 주의가 필요하다.(2) 정적 RAM의 내부구조- SRAM 내의 각 메모리 비트(또는 SRAM cell)들은 위의 회로와 같은 동일한 기능의 동작을 한다. 각 셀에서의 기억소자는 D 래치이다. 셀의 SEL_L 입력이 유효할 때, 비트선에 연결된 셀의 출력에 저장된 데이터가 나타난다. SEL_L과 WR_L이 동시에 유효하면, 래치가 열려 새로운 데이터를 저장한다. 완전한 SRAM을 형성하기 위해서 부가적인 제어논리와 함께 SRAM 셀들은 어레이로 결합된다. 간단한 ROM에서와 마찬가지로, 어드레스 디코더가 어느 순간에 접근하고자 하는 SRAM의 특정 행을 선택한다.- SRAM 동작의 몇 가지 중요한 면을 살펴보자.- 판독동작중, ROM에서와 마찬가지로 출력 데이터는 어드레스 입력의 조합 논리함수이다. 출력 데이터 버스가 인에이블되어 있는 동안 어드레스 선이 변한다해도 아무런 손상을 입지 않는다. 판독 동작의 접근시간은 마지막 어드레스 입력이 안정되는 순간부터 명시된다.- 기록 동작중, 입력 데이터는 래치에 저장된다. 이것은 래치 인에이블 신호의 뒤쪽 에지를 기준으로 데이터가 일정한 셋업 및 유지시간을 만족해야 한다는 것을 뜻한다. 즉 입력 데이터는 WE_L신호가 내부적으로 유효해지는 순간에 안정될 필요가 없고, WE_L이 무효화되기 일정시간 이전에 안정되기만 하면 된다.- 기록 동작중, 어드레스 입력은 WE_L이 유효하기 전 셋업시간 만큼 안정해야 하며, WE_L이 무효된 후 유지시간 만큼 안정해야 한다. 그렇지 않으면 디코더의 어드레스 입력이 변할 때 SE_L선 상에 나타날지 모르는 글리치 때문에 어레이 전반에 걸쳐 데이터가 뿌려질 지도 모른다.- 내부적으로, CS_L 과 WE_L이 동시에 유효할 때문 WE_L이 유효하다. 그러므로 기록 사이클(write cycle)은 CS_L과 WE_L 둘 다 유효할 때부터 시작하여, 둘 중 하나가 무효화 될 때 끝난다. 어드레스나 데이터에 대한 셋업 및 홀드시간은 이러한 사건에 관해 명시된다.3) 동적 RAM (dynamic RAM)- 셀의 구조가 간단하여 고집적회로 실현이 가능하므로 메모리 용량이 큰 소자의 실현이 가능하며, 메모리셀의 정보를 계속 유지하기 위해서 리프레시 동작을 필요로 한다. SRAM의 기본 메모리셀인 D 래치는 개별 설계에서는 4개의 게이트가 필요하지만, 맞춤형으로 설계되는 SRAM LSI 칩에서는 4개 내지 6개의 트랜지스터로 구성된다. 칩당 더 많은 비트를 넣는 고밀도 RAM을 조립하기 위하여, 칩 설계자는 비트당 하나의 트랜지스터를 사용할 만큼 작은 메모리 셀을 발명했다.(1) 동적 RAM의 구조- 단 하나의 트랜지스터로 쌍안정 소자를 조립하는 것을 불가능하다. 대신 동적 RAM(DRAM)의 메모리셀은 MOS 트랜지스터를 통해 접근할 수 잇는 작은 커패시터 (capacitor)에 정보를 저장한다. 아래 그림은 DRAM의 한 비트에 해당하는 저장셀을 보여주는데 워드선에 HIGH 전압이 걸리고, 이것이 전도된 트랜지스터를 통해 커패시터를 충전시킨다. 0을 저장하기 위해서는 비트선에 있는 LOW 전압이 커패시터를 방전시킨다.- 셀을 판독하기 위해서는 비트선이 먼저 HIGH와 LOW 사이의 중간정도의 전압으로 사전 충전(precharge)하고, 그런 다음 워드선에 HIGH를 건다. 커패시터 전압이 HIGH 또는 LOW에 따라, 중간 전압이 걸린 비트선이 약간 더 높아지거나 약간 낮아지게 된다. 감지 증폭기(sense amplifier)가 이 변화를 검출하여 그것에 따른 1 또는 0을 재생한다. 셀을 판독하는 것은 커패시터에 저장된 원래 전압이 파괴되므로, 판독 후에 재생된 데이터로 그 셀에 다시 기록해 주어야만 한다.- DRAM 셀의 커패시터는 매우 작은 용량을 갖지만, 그것을 접근하는 MOS 트랜지스터는 매우 높은 임피던스를 갖는다. 그러므로 HIGH 전압에서 LOW 전압이라 볼 수 있는 점까지 방전하는데 비교적 긴 시간(수 ms)이 걸린다. 그러는 동안 커패시터는 한 비트의 정보를 저장한다. 컴퓨터를 사용할 때, 메모리 내용이 사라진다고 수 ms마다 다시 부팅을 해야 된다면 재미없을 것이다. 그러므로 DRAM으로 조립한 메모리 시스템은 모든 메모리셀을 매우 자주(통상 4 ms마다) 갱신해 주는 리프레스 사이클(refresh cycle)을 사용해야 한다. 이것은 전체를 순차적으로 판독해가면서 다소 저하한 각 셀의 내용을 D 래치에 집어넣고, 그 래치로부터 완전한 LOW 또는 HIGH 값을 다시 기록하는 것이다. 아래 그림은 기록동작과 일련의 리프레시 동작 후 각 셀의 전위 상태를 설명해 주고 있다.

공학/기술| 2008.04.30| 7페이지| 1,000원| 조회(718)

ram, 논리회로, 램, 램 예비보고서

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논리회로실험- 디코더 예비보고서

실험4. 디코더-목적카운터의 디코딩의 코드변환 동작에 관해 알아본다.-이론- 디코더(decoder)는 부호화된 입력을 다른 부호화된 출력으로 변환하는 다중입력, 다중출력 논리회로이다. 입력 코드는 일반적으로 출력 코드보다 작은 비트수를 가지며, 입력 코드 워드(cord word)에서 출력 코드 워드는 1대 1로 mapping 된다. 이 mapping에서 각 이력 코드워드는 서로 다른 출력 코드워드를 생성한다. 디코더 회로의 일반적인 구조는 다음의 그림과 같다. 만약 enable 입력이 존재한다면, 디코더가 정상적인 함수를 수행하기 위해서 enable 입력이 활성화 되어야 한다. 그렇지 않다면, 디코더는 모든 입력 코드워드에 대해 하나의 'disable' 출력 코드워드로 mapping 된다.- 가장 널리 사용되는 디코드 회로는 n-to-2n 디코더 혹은 이진 디코더(binary decoder) 이다. 이러한 디코더는 n-비트 이진 입력 코드와 1-out-of-2n 출력코드를 갖는다. n-비트 입력 값에 근거하여 2n개의 출력 중의 하나만을 활성화시킬 필요가 있을 경우 이진 디코더를 사용한다.- 다음은 이진디코더의 회로 구조 및 진리표이다.2-to-4 decoderI0Y0I1Y1Y2ENY3INPUTOUTPUTENI1I0Y3Y2Y1Y00xx0000*************01*************2) 계수기- 계수기(counter)란 명칭은 일반적으로 상태도가 단일 사이클을 가지는 동기순차회로를 나타낼 때 사용한다. 사이클내의 상태수를 계수기의 modulus 라고 한다. 가장 보편적으로 사용되는 계수기는 n-bit binary 계수기 일 것이다. 그런 계수기는 n개의 플립플롭으로 구성되어 2n개의 상태를 갖는다. 즉 각 상태가 순차적으로 반복됨으로써 일반적인 counting을 할 수 있게 되는 것이다.- 이러한 계수기는 지금까지 우리가 보았던 논리게이트보다 훨씬 복잡한 논리게이트로 만들어졌다. 이러한 팩키지를 칩으로 담아서 상용화되는데 이 칩의 출력핀에 적절한 조작을 통해서 우리는 다양한 counting을 할 수 있게 된다.- 이에 대한 예로 74x163의 논리기호와 상태표는 다음과 같다.INPUTCURRENT STATENEXT STATECLR_LLD_LENTENPQDQCQBQAQD*QC*QB*QA*0XXXXXXX000010XXXXXXDCBA110XXXXXQDQCQBQA11X0XXXXQDQCQBQA11110*****************************************************************1**************************1*************1******************************************************************************00CLKCLRLDENPENTQAAQBBQCCQDDRCO→아래표에는 디코더 기능을 수행하는 TTL 종류를 나타내었다.74421-Line-to-10-Line BCD-to-Decimal Decoder7443Excess-3-to-Decimal Decoder7444Excess-3-Gray-to-Decimal Decoder7445BCD-to-Decimal Decoder7446BCD-to-7-Segment Decoder7447BCD-to-7-Segment Decoder7448BCD-to-7-Segment Decoder7449BCD-to-7-Segment Decoder741373-Line-to-8-Line Decoder with Address Latches741383-Line-to-8-Line Decoder74139Dual 2-Line-to-4-Line Decoder74145BCD-to-Decimal Decoder741544-Line-to-16-Line Line Decoder74155Dual 2-Line-to-4-Line Decoder/Demultiplexer74156Dual 2-Line-to-4-Line Decoder/Demultiplexer74246BCD-to-7-Segment Decoder74247BCD-to-7-Segment Decoder74248BCD-to-7-Segment Decoder74445BCD-to-Decimal Decoder1.2단 2진 카운터CLOCKAA`BB`A`B`AB`A`BAB2.3진 카운터CLOCKAA`BB`A`B`AB`A`B3. 10진 디코더를 갖춘 BCD 카운터 (단일 펄스)CLOCKDemical0Demical5Demical7

공학/기술| 2008.04.30| 5페이지| 1,000원| 조회(677)

디코더, 논리회로, decorder

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