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[논리회로설계실험]논리회로설계실험 제 10장 Multiplexer와 Demultiplexer

제 10장 Multiplexer와 Demultiplexer1. 실험 목적멀티플렉서와 디멀티플렉서를 구성하여 각각의 기능 및 동작원리를 실습을 통하여 이해한다.2. 관련 이론2.1 멀티플렉서(Multiplexer)멀티플렉서(MUX : Multiplexer)는 여러 개의 입력신호가 단일 회선을 공용할 수 있도록, 다중 입력 중에서 하나를 선택하여 출력하는 역할을 수행한다. 일반적으로 멀티플렉서는개의 입력선과 n개의 선택선, 그리고 1개의 출력선으로 구성되며, 여러 개의 입력으로부터 선택신호(Select Signal)에 의해 1개의 출력이 선택되어지므로 데이터 선택기(Data Salsctor)라고도 한다.간단한 멀티플렉서의 예로써 2×1 Line Multiplexer의 블록도, 진리표 및 논리회로는 [그림 10-1]과 같다.[그림 10-1] 2×1 멀티플렉서⒜ 블록도⒝ 진리표InputOutputABCY00**************************1111⒞논리회로2.1 디멀티플렉서(Demultiplexer)디멀티플렉서(DEMUX : Demultiplexer)는 멀티플렉서의 역기능을 수행하는 장치로 한 개의 입력을 여러 개의 출력선 중에서 선택하여 데이터를 출력하는 장치이다. 일반적으로 디멀티플렉서는 1개의 입력선과 n개의 선택선, 그리고개의 출력 선으로 구성되며, 한 개의 입력이 선택신호(Select Signal)에 의해 여러 개의 출력 중에서 하나를 선택하여 전송되므로 데이터 분배기(Data Distributer)라고도 한다.디멀티플렉서의 예로써 1×2 디멀티플렉서의 블록도, 진리표 및 논리회로는 [그림 10-2]와 같다.1×2 디멀티플렉서는 [그림 10-2] ⒝의 진리표와 같이 입력 A는 제어신호 S에 의해서 출력과에 분배한다. 즉 제어신호 S가 ‘1’상태일 때 입력 A는에 출력이 되고, 제어신호 S가 ‘0’ 상태일 때 입력 A는에 출력이 된다.[그림 10-2] 1×2 디멀티플렉서⒜ 블록도InputOutputAS*************101⒝ 진리표⒞ 논리회로3. 사용 기자재 및 부품?논리실험기 (Digital Logic Lab. Unit)ㆍ7408 (4조 2입력 AND Gate)ㆍ7432 (4조 2입력 OR Gate)ㆍ7404 (6조 Inverter)ㆍ7411 (3조 3입력 AND Gate)ㆍ74153 (2조 4 to 1 Line Multiplexer)ㆍ74139 (2조 2 to4 Line Decoder)4. 실험 순서(1) 4 to 1 Multiplexer① 4 to 1 Multiplexer 회로를 [그림 10-3]과 같이 구성하고, 선택 단자에 따른 출력상태를 [표 10-1]에 기입하라.[그림 10-3] 4 to 1 Multiplexer 회로4 to 1 MultiplexerInputOutputABCDY0XXX0001XXX001X0XX010X1XX011XX0X100XX1X101XXX0110XXX1111[표 10-1]② 멀티플렉서 기능의 IC 74153은 [그림 10-4]와 같다.74153칩을 사용하여 핀 구성을 [그림 10-5]와 같이 하여 4 to 1 Multiplexer 회로를 구성하고, 출력값을 [표 10-2]에 기입하라.이는 [그림 10-3]회로와 동일함을 실험을 통하여 확인하라.[그림 10-4] Multiplexer IC 74153[그림 10-5] 74153 칩을 사용한 4 to 1 Multiplexer의 핀 구성4 to 1 Multiplexer(74153)InputOutputABCDY0XXX0001XXX001X0XX010X1XX011XX0X100XX1X101XXX0110XXX1111[표 10-2](2) 1 to 4 Demultiplexer① 1 to 4 Demultiplexer 회로를 [그림 10-6]과 같이 구성하고, 선택 단자에 따른 출력산태를 [표 10-3]에 기입하라.[그림 10-6] 1 to 4 Demultiplexer1 to 4 DemultiplexerInputOutputI0XX0*************010*************01[표 10-3]

공학/기술| 2005.04.09| 5페이지| 2,000원| 조회(832)

논리회로설계실험, 디지털 논리회로 설계, 제 10장 Multiplexer

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[논리회로설계실험]논리회로설계실험 제 9장 Encoder와 Decoder

제 9장 Encoder와 Decoder1. 실험 목적각종 인코더와 디코더를 구성하여 인코더와 디코더의 기능 및 동작원리를 실습을 통하여 이해한다.2. 관련 이론⑴ 인코더(Encoder)인코더는 우리가 일상적으로 사용하는 10진수 등을 입력으로 받아들여 2진 코드의 형태로 변환하여 출력해주는 장치를 말하며 ‘부호기’ 라고도 한다. 인코더는개의 입력선과 n개의 출력선으로 구성되며, OR Gate로 구성할 수 있다. 인코더의 예로써 10진수를 BCD Code로 변환해주는 10진/BCD 인코더의 불록도, 진리표는 [그림 9-1]과 같고, 논리회로는 [그림 9-2]와 같다.[그림 9-1] 10진 to BCD Encoder⒜ 블록도10진 to BCD EncoderInputOutput10진수BCD CodeABCD000*************001**************************91001⒝ 진리표[그림 9-2] 10진 to BCD Encoder 논리회로⑵ 디코더(Decoder)디코더는 2진 코드 형태의 입력을 받아들여 우리가 일상적으로 사용하는 10진수 등의 형태로 변환하여 출력해주는 장치를 말하며 ‘복호기’ 또는 ‘해독기’ 라고도 한다. 디코더는 n개의 입력선과개의 출력선으로 구성되며, AND Gate로 구성할 수 있다. 만약 n bit의 정보중에서 사용되지 않는 정보가 있거나 Don't care 정보가 있으면 디코더의 출력은개보다 적어진다.[그림 9-3] 10진 to BCD Decoder⒜ 블록도10진 to BCD DecoderInputOutputABCD00001000000**************************0**************************1*************0*************0**************************0*************0000001(b) 진리표디코더의 예로써 4 bit의 BCD Code를 입력으로 받아들여 10진수로 해독한 후 출력하는 BCD to 10진 디코더의 블록도, 진리표는 [그림 9-3]과 같고, 논리회로는 [그림 9-4]와 같다.[그림 9-4] 10진 to BCD Decoder 논리회로3. 사용 기자재 및 부품?논리실험기 (Digital Logic Lab. Unit)ㆍ7408 (4조 2입력 AND Gate)ㆍ7432 (4조 2입력 OR Gate)ㆍ7404 (6조 Inverter)ㆍ7411 (3조 3입력 AND Gate)4. 실험 순서⑴ 4 to 2 Line Encoder① 7432칩을 이용하여 (그림 9-5)와 같이 회로를 구성하고, 각각의 입력에 따른 출력값을 (표 9-1)에 기록하라.(그림 9-5) 4 to 2 Line Encoder[표 9-1]4 to 2 Line EncoderInputOutputA=0B=1C=2D=31*************1001000111⑵ 8진/2진 Encoder① 7432칩을 이용하여 [그림 9-6]과 같이 8진/2진 Encoder를 구성하고, 각각의 입력에 따른 출력값을 [표 9-2]에 기록하라.[그림 9-6] 8진/2진 Encoder8진/2진 EncoderInputOutput01234567100000*************001001*************0000*************00*************001011000000001111[표 9-2]⑶ 2 to 4 Line Decoder① 7404칩과 7408칩을 이용하여 [그림 9-7]과 같이 회로를 구성하고, 각각의 입력에 따른 출력값을 [표 9-3]에 기록하라.[그림 9-7] 2 to 4 Line Decoder2 to 4 Line DecoderInputOutput=0=1=2=30*************0010110001[표 9-3]⑷ 2진/8진 Decoder① 7404칩과 7408칩을 이용하여 [그림 9-8]과 같이 2진/8진 Decoder를 구성하고, 각각의 입력에 따른 출력값을 [표 9-4]에 기록하라.[그림 9-8] 2진/8진 Decoder2진/8진 DecoderInputOutput0001000*************0*************1100**************************00110*************000001[표 9-4]⑸ 2 to 4 Decoder와 4 to 2 Encoder의 결합① ⑴ 의 4 to 2 Encoder와 ⑶의 2 to 4 Decoder 회로를 결합하여 [그림 9-9]와 같이 회로를 구성하고, 인코더의 출력,,,와 디코더의 출력,의 값을 [표 9-5]에 기입하라.(이때, 입력은 좌측 display에 출력은 우측 Display에 각각 연결하여 좌우측 Display값을 비교하라.)[그림 9-9] Decoder와 Encoder의 결합회로2 to 4 Decoder와 4 to 2 Encoder의 결합회로의 Output TableInputOutputOutput001*************1*************11[표 9-5]

공학/기술| 2005.04.09| 8페이지| 2,000원| 조회(1,339)

논리회로설계실험, 디지털 논리회로 설계, 제 9장 Encoder와 Dec

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[디지털논리회로설계실험]디지털 논리회로 설계실험 예비보고서 5장 기본 연산 회로

제 5장 기본 연산 회로⑴ 실험 목적연산회로의 기초가 되는 반가산기, 전가산기, 반감산기, 전감산기의 구성 및 동작특성을 실험을 통하여 이해하며 학습한다.⑵ 관련 이론2.1 반 가산기 (HA : Half Adder)]반가산기는 [그림 5-1]과 같이 2개의 1Bit 2진수 A,B를 더하여 그의 합(S)과 자리올림수(C)를 출력하는 논리 연산회로이다.반 가산기의 진리표, 논리식, 논리회로는 [그림 5-2]와 같다.[그림 5-1 반 가산기의 블록선도][그림 5-2 반 가산기]InputOutputABSC*************101⒜ 진리표⒝ 논리식⒞ 논리회로2.2 전 가산기 (FA : Full Adder)전 가산기는 [그림 5-3]과 같이 이전단에서 발생한 자리올림수()를 포함하여 2개의 1 Bit 2진수 A,B를 더하여 그의 합 ()과 자리올림수()를 출력하는 3개의 비트를 가산할 수 있는 논리 연산 회로이다.전 가산기의 진리표, 논리식, 논리회로는 [그림 5-4]와 같다.[그림 5-3 전 가산기의 블록선도][그림 5-4 전 가산기]⒜ 진리표InputOutputABCSC0**************************1011100111111⒝ 논리식⒞ 논리회로또한 2개의 반가산기를 이용한 전가산기는 [그림 5-5와 같이 구성할 수 있다.[그림 5-5]2.3 반 감산기(HS : Half Subtracter)반 감산기는 [그림 5-6]과 같이 2개의 1 Bit 2진수 A에서 B를 빼서 그의 차()와 자리빌림수()를 출력하는 논리 연산 회로이다.반 감산기의 진리표, 논리식, 논리회로는 [그림 5-7]과 같다.[그림 5-6 반 감산기의 블록선도][그림 5-7 반 감산기]⒜ 진리표InputOutputABDB*************100⒝ 논리식⒞ 논리회로2.4 전 감산기(FS : Full Subtracter)전 감산기는 [글미 5-8]과 같이 이전단에서 발생한 자리빌림수()를 고려하여 2개의 1Bit 2진수 A에서 B를 빼서 그의 차 ()와 자리빌림수()를 출력하는 논리 연산 회로이다.전 감산기의 진리표, 논리식, 논리회로는 [그림 5-9]과 같다.[그림 5-8 전 감산기의 블록선도][그림 5-9 전 감산기]⒜ 진리표InputOutputBABDB0**************************1001100011111⒝ 논리식⒞ 논리회로또한 2개의 반감산기를 이용한 전 감산기는 [그림 5-10]과 같이 구성할 수 있다.[그림 5-10]⑶ 사용 기자재 및 부품◎ 논리 실험기 (Digital Logic Lab. Unit)◎ 오실로스코프 또는 디지털 멀티메터¤ 7408 (4조 2입력 AND Gate)¤ 7432 (4조 2입력 OR Gate)¤ 7486 (4조 2입력 XOR Gate)¤ 7400 (4조 2입력 NAND Gate)¤ 7402 (4조 2입력 NOR Gate)¤ 7404 (6조 Inverter)⑷ 실험 순서4-1. 반 가산기 (HA : Half Adder)① [그림 5-11]과 같이 반 가산기 회로를 구성하고 출력 S(Sum)와 C(Carry)의 값을 [표 5-1]에 기록하고, 출력 S와 C를 부울 함수식으로 표현하라.[그림 5-11 반가산기]② [그림 5-12]과 같이 반 가산기 회로를 구성하고 출력 S(Sum)와 C(Carry)의 값을 [표 5-1]에 기록하고, [그림 5-11] 회로와 출력값이 일치함을 확인하라.[그림 5-12 반가산기][표 5-1]InputOutput[그림 5-11][그림 5-12]ABSCSC0*************10101101014-2. 전 가산기 (FA : Full Adder)① [그림 5-13]과 같이 전 가산기 회로를 구성하고 출력 S(Sum)와 C(Carry)의 값을 [표 5-2]에 기록하고, 출력 S와 C를 부울 함수식으로 표현하라.[그림 5-13 전 가산기]②[그림 5-14]과 같이 2개의 반 가산기를 사용하여 전 가산기 회로를 구성하고 출력 S(Sum)와 C(Carry)의 값을 [표 5-2]에 기록하라. 또한 [그림 5-13]의 회로와 출력값이 일치함을 확인하라.[그림 5-14 두 개의 반 가산기를 이용한 전 가산기][표 5-2]InputOutput[그림 5-13][그림 5-14]ABCSCSC000****************************************************14-3. 반 감산기 (HS : Half Subtracter)① [그림 5-15]과 같이 반 감산기 회로를 구성하고 출력 D(Different)와 B(Borrow)의 값을 [표 5-3]에 기록하고, 출력 D와 B를 부울 함수식으로 표현하라.[그림 5-15 반 감산기]② [그림 5-16]과 같이 반 감산기 회로를 구성하고 출력 D(Different)와 B(Borrow)의 값을 [표 5-3]에 기록하고, [그림 5-15]의 회로와 출력값이 일치함을 확인하라.[그림 5-16 반 감산기][표 5-3]InputOutput[그림 5-15][그림 5-16]ABDBDB0*************00001100004-4. 전 감산기 (FS : Full Subtracter)① [그림 5-17]과 같이 전 감산기 회로를 구성하고 출력 D(Different)와 B(Borrow)의 값을 [표 5-4]에 기록하고, 출력 D와 B를 부울 함수식으로 표현하라.[그림 5-17 전 감산기]② [그림 5-18]과 같이 2개의 반 감산기를 사용하연 전 감산기 회로를 구성하고 출력 D(Different)와 B(Borrow)의 값을 [표 5-4]에 기록하라. 또한 [그림 5-17]회로와 출력값이 일치함을 확인하라.[그림 5-18 두 개의 반 감산기를 이용한 전 감산기][표 5-4]InputOutput[그림 5-17][그림 5-18]ABBDBDB000***************************************1*************

공학/기술| 2005.03.30| 11페이지| 2,000원| 조회(1,517)

예비보고서, 디지털통신, 디지털논리회로설계실, 5장 기본 연산 회로

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[디지털논리회로설계실험]디지털 논리회로 설계실험 예비보고서 6장 대소 비교 회로 및 다중 출력 회로

⑴ 실험 목적대소 비교 회로, 일치회로 및 다중 출력 회로를 설계하여, 각 회로의 구성 및 동작 특성을 실험을 통하여 이해하며 학습한다.⑵ 관련 이론 2.1 대소 비교 회로대소 비교 회로는 [그림 6-1]과 같이 입력되는 두 개의 수 A, B를 비교하여 a>B이면 W에 출력이 되고, A=B이면 X에 출력이 되고, A<B이면 Y에 출력이 존재하는 회로이다. 즉, 이 회로는 입력 A, B를 비교하여 W, X, Y에 두 수의 비교 결과를 출력하는 조합 논리 회로이다. 1bit의 2진수 A, B 2개를 비교하여 W, X, Y에 두 수의 비교 결과를 출력하는 1bit 2진 비교기의 진리표 및 논리회로는 [그림 6-1]과 같다.[그림 6-1 1bit 2진 비교기]또한 2개 이상의 입력단자와 하나의 출력 단자를 갖고 모든 입력이 같을 경우에는 “1”의 신호가 출력되며 그 이외의 경우에는 “0”의 신호가 출력되는 회로를 일치회로라 한다. 2입력 일치회로의 진리표 및 논리회로는 [그림 6-2]와 같다.다중출력 기능을 하는 회로로서 이진 자승기(Binary Square Table Generator), 7-Segment Display 등의 회로들이 있는데, 이 중 7-Segment Display는 2진 Code의 수를 입력으로 받아들여 10진수나 16진수 등의 문자로 표현하기 위하여 사용되는 유용한 다중출력 회로이다. 7-Segment Display는 [그림 6-3]와 같이 7개의 LED 소자를 적절히 구성하여 각각의 단자에 높은 전압(Logic "1")을 가해 빛이 발산되게 함으로써 글자모양을 나타내게 한다.예를 들어 숫자 “2”를 표현하기 위해서는 [그림 6-4]와 같이 a, b, c, d, e, g에 높은 전압(Logic "1")을 가해 글자를 표현하다.

공학/기술| 2005.03.30| 10페이지| 1,500원| 조회(1,576)

예비보고서, 디지털통신, 디지털논리회로설계실, 6장 대소 비교 회로 ?

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[디지털논리회로설계실험]디지털 논리회로 설계실험 예비보고서 8장 병렬가산기 및 감산기

제 8장 병렬 가산기 및 감산기? 실험 목적MSI/LSI 칩들의 기능을 직접 수행해보고, 이들 침을 이용한 여러 연산회로를 구성하여 그들의 동작원리를 실습을 통하여 이해한다.? 관련 이론2.1 4 bit 2진 병렬 가산기여러 개의 2진 비트로 구성되어 있는 두 개의 값을 동시에 가산하기에 필요한 가산기를 병렬가산기라 한다.예를 들어 두 개의 4 bit의 2진수와를 더하는 연산의 경우는 다음과 같다.: 피가수+: 가수(Carry): 합(1)와가 가산된다. 가산결과 발생한 캐리는 상위단으로 올라간다.(2)과그리고와의 가산에서 발생한가 가산된다.(3)와그리고의 가산.(4)와그리고의 가산.(5)와의 가산 결과 발생한 캐리은 상위단이 없으므로가 된다.위와 같은 4 bit의 2진수 두 개를 더하는 병렬 가산기 회로는 5장의 반가산기 회로 한 개와 전가산기 회로 3개를 사용하여 [그림 8-1]과 같이 구성할 수 있다.[그림 8-1] HA, FA를 이용한 4 bit 2진 병렬 가산기의 블록도그러나 두 개의 4 bit 2진수를 더하는 회로는 하나의 칩(7483)으로 설계되어 있으므로 IC 7483 칩을 이용하면 더 간편하게 구성할 수 있다.4 bit의 2진 병렬 가산기인 MSI 칩 7483의 블록도는 [그림 8-2]와 같다.[그림 8-2] 4 bit 2진 병렬 가산기(7483)의 블록도2.2 4 bit 2진 병렬 감산기2진수의 감산의 경우 그 결과는 감수에 2의 보수를 사용했을 때 가산의 결과와 같으므로 실제로 MSI 칩은 존재하지 않고 기존의 가산기를 그대로 사용한다. 이때 가산하기 전의 수는 2의 보수로 변환하여야 하며 연산 결과의 값도 2의 보수임에 유의하라.10진수 5에서 7을 감산할 경우의 예는 [그림 8-3]과 같다.[그림 8-3] 7483을 이용한 2진 감산의 예2.3 BCD 가산기컴퓨터와 같은 디지털 시스템에서의 연산은 이진법을 사용하지만 우리가 일상적으로 사용하는 수는 10진수이므로 BCD 연산을 사용하여야 한다. 이때 2진수 병렬 가산기의 결과에 보상회로를 부가하여야 한다.예를 들어 10진수 7+6=13에 해당하는 2진 연산을 하면 0111+0101=1100이 된다. 그러나 10진법에서 BCD Code에는 1100이란 Code가 존재하지 않고 10진수 13에 해당하는 BCD Code는 00010011이 된다. 그러므로 2진 연산의 결과에 (6)10을 더하면 BCD값이 됨을 알 수 있다.일반적으로 2진 연산의 합이 9이하일 경우에는 BCD 합과 같은 결과를 얻으나, 2진 연산의 합이 9를 초과하였을 때는 2진 연산의 결과에 (6)10, 즉(0110)2를 더해주는 보상회로가 있어야 BCD 값을 얻을 수 있음을 알 수 있다. 전가산기와 반가산기를 이용한 BCD 가산기는 [그림 8-4]와 같으며, 4 bit 2진 병렬 가산기의 MSI 칩 7483을 이용한 BCD 가산기의 블록도는 [그림 8-5]와 같다.[그림 8-4] HA, FA를 이용한 BCD 가산기 그림[그림 8-5] 7483을 이용한 4 bit BCD 가산기? 사용 기자재 및 부품? 논리실험기 (Digital Logic Lab. Unit)? 7408 (4조 2입력 AND Gate)? 7432 (4조 2입력 OR Gate)? 7404 (6조 Inverter)? 7486 (4조 2입력 XOR Gate)? 7483 (4 bit 2진 병렬 가산기)? 실험 순서4-1. 4 bit 2진 병렬 가산기① 4 bit 2진수 2개 ()를 가산하는 회로인 4 bit 2진 병렬 가산기 7483 칩 하나를 브레드보드에 장착하여 [그림 8-6]과 같이 핀을 할당하여 구성하라. 이때 9번 핀(), 6번 핀 (), 2번 핀 (), 15번 핀 ()은 차례로 Unit Display의 LSB부터 연결을 하고, 14번 핀 ()은 Tens Display의 MSB에 연결한다.[그림 8-6] 7483 핀 배치도② 입력값이 [표 8-1]과 같이 주었을 경우 각각에 대하여 출력값을 기록하라. 좌측의 Tens Display와 우측의 Unit Display의 값도 기록하라.[표 8-1] 4bit 2진 병렬 가산기 Output TableInputOutputABSTensDisplayUnitDisplay0000000000000000*************1*************02*************0*************00*************10*************00*************1*************00*************0*************01**************************01*************0**************************0*************154-2. 4 bit 2진 병렬 가감산기① 4 bit 2진 병렬 가산기인 7483 칩 한 개와 XOR Gate 7486칩을 이용하여 [그림 8-7]과 같이 회로를 구성한다.[그림8-7] 4 bit 2진 병렬 가감산기[ C=Control signal 이며, C=1일 때는 감산기로, C=0 일 때는 가산기로 동작하도록 회로도를 구성함][표 8-2]에 주어진 입력값들에 대한 출력값을 기록하라.[표 8-2] 4 bit 2진 병렬 가감산기 Output TableInputOutput10진수A10진수B10진수Y*************11100+*************110*************0000+40100-4010*************0100601100+20010-40100-*************0001311010+50101-81000-*************0001600001+81000-8100*************810002201101+*************11014-3. BCD 가산기① 4 bit BCD Code 2개 (A1 A2 A3 A4, B1 B2 B3 B4)를 가산하는 회로를 4 bit 2진 병렬 가산기 7483 칩 하나와 AND Gate, OR Gate를 브레드보드에 정착하여 [그림 8-8]과 같이 구성하라.② 입력값이 [표 8-3]과 같이 주어졌을 경우 각각에 대하여 출력값을 기록하라. 좌측의 Tens Display와 우측의 Unit Display의 값도 기록하라.[그림 8-8] BCD 가산기[표 8-3] BCD 가산기BCD 가산기 Output TableInput (BCD Code)Output (BCD Code 가산결과)10진수A10진수BTensDisplayUnitDisplay0000000000000000*************0010*************0100*************0110*************1000*************1010*************1100*************1110*************00008*************01**************************0***************************************11**************************0011010115

공학/기술| 2005.03.30| 7페이지| 1,500원| 조회(2,812)

예비보고서, 디지털통신, 디지털논리회로설계실, 8장 병렬가산기 및 감

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