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[디지털실험]디지털실험

실험15. Up/Down 카운터 예비 보고서■ 목 적증계수, 감계수 및 증/감계수의 논리를 이해한다.■ 이 론증가 2진 카운터 sequence에서는 내부의 상태를 변화하는 과정이 출력되는 카운터가 요구되며 2진 카운터가 일반적으로 사용된다. 그러나, 감소 2진 카운터 sequence를 통하여 진행하는 카운터도 필요할 때가 있다. 하나씩 증가 또는 감소하여 세는 데 사용될 수 있는 카운터는 Up/Down counter라 한다. 또한 Up/Down counter는 A/D(Analog-to-digital conversion)에 많이 사용된다.4개의 플립플롭 2진 카운터는 16상태에서 0000, 0001, 0010, …, 1111로 하나씩 증가한 후, 다시 0000으로 스스로 원위치로 돌아오는 구조를 up counter라 하고, 반대로 1111, 1110, 1101, …, 0000에서 다시 111의 순서를 갖는 구조를 down counter라 한다. 이 Up/Down counter의 구조는 (a)에서처럼 각각의 플립플롭은 앞단의 플립플롭의 Q(A, B, C)로서 트리거 된다. 이것은 up count sequence를 통하여 진행되는 간단한 2진 리플 카운터로 동작한다. (b)는 (a)와 반대로 down count sequence를 통하여 동작하는 간단한 2진 리플 카운터이다.(a) Up count sequence(b) Down count sequence에서처럼 Up/Down 카운터는 입력단에 count up고 count down에 선택적인 신호를 연결해 주므로서 두 동작을 실행할 수 있다. Up/Down 카운터■ 실험 준비물SN7400, SN7404, SN7472, SN7476, SN74169Power supply, Osilloscope, Function Generator■ 실험 방법1. 회로를 구성하고 DCBA=1111로 세트시킨 후 클럭을 가하여 상태표를 작성하라. DCBA=0000까지 계수 한 후에는 어떤 상태로 변하는가?- Down counter 로서 DCBA=1111로 세트시킨 후 클럭을 가했더니 1111-1110-1101-…-0000까지 down 카운트 한 후 0000에서 다시 1111-1110-1101로 계속 반복한다.2. 다음 회로를 구성하라.CLK는 push on/release off, X는 push on/push off(예비지식 “입력회로” 참조)를 사용하고 이때 X, A, B의 출력을 LED로 관찰하라. X=1로 두고 BA=10 될 때까지 증계수하고, 현상태에서 X=0로 두고 BA=00가 되도록 감계수하라. 다시 X=1로 하고 X를 바꾸는 순간 어떤 현상이 생기는가?- X=1로 두었을 때는 회로가 Up counter 동작을 하고 X=0으로 두어을 때는 Down counter 동작을 하였다. 다시 X=1로 주었을 때 비동기식이기 때문에 Up-conter로 동작하지 않고 A는 clock에 의해 계속 적으로 toggle 상태가 되고 X에 의해서 B=1로 되어 오류가 발생하였다. 그 후 한 clock 후에야 제대로 Up-counter 동작을 하였다.3. 은 회로를 클럭에 동기시켜 확장시킨 회로이다.입력 X 및 클럭의 신호구성은 실험 2와 동일하다. 먼저 회로를 리세트 시키고 X=1로 하여 CBA=111 까지 증계수하라. X=0으로 하고 감계수하여 각각의 상태를 작성하라. 증/감RP수 동작 중에 X=1→0로, X=0→1로 변환시키고 결과를 관찰하라.1) X=1 일때2) X=0 일때4. 다음 회로를 구성하라.(1) CLK을 1Hz로 하고 LED로 QA, QB, QC, QD의 출력을 관찰하라.(2) U/D의 신호에 따라 계수기의 상태를 결정하고, (U/D를 Q'에 연결) 이때의 상태도를 나타내라.

공학/기술| 2006.01.08| 6페이지| 1,000원| 조회(771)

카운터, 디지털실험, 업다운카운터, Up-Down 카운터

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[디지털 실험]디지털 실험

실험10.4-Phase clock 발생기(예비 보고서)■ 목 적1. 비중첩 클럭펄스를 발생시키기 위해 74139의 사용방법을 익힌다.2. 74139를 사용하여 발생된 클럭파형의 이상여부를 확인한다.■ 원 리다위상클럭은 여러 주기 혹은 동일 주기의 클럭 신호가 서로 다른 위상으로 중첩 혹은 비중첩으로 구성한다. 특히 다위상 클럭은 신호의 발생이 어렵지만 회로를 제어하기가 용이한 점에서 디지털 시스템에서 많이 사용된다. 예를 들면 마이크로 프로세서는 보통 ?1, ?2로 불리는 비중첩의 2상 클럭을 필요로 한다. 그러나 동시에 두 개의 파형이 양의 레벨로 되는 것을 피해야 하는 주의가 필요하다. 따라서 양의 펼스는 비중첩 된다고 말한다.4상 클럭(4-phase clock)이 실험에서 4상 클럭은 3종류의 IC를 연결하여 구성한다. 7404 inverter, 7476 JK flip-flop, 74139 1x4 decoder는 앞에서 사용된 소자들이다. 이 세 개의 IC는 4개의 클럭파형 ?1, ?2, ?3, ?4 를 발생시키기 위해 처럼 연결되었다. 각각의 파형은 부의 펄스로 구성되어 있고 주어진 시간에 단지 하나의 부의 펄스 파형만이 발생된다. 2-Phase clock; nonoverlapping■ 실험 준비물SN7404SN7476,74139Function Generator, Power supply, Oscilloscope■ 실험 방법1. 처럼 회로를 만들고, 클럭 입력(CLK)에 구형파를 인가하라. 오실로스코프를 플립플롭 출력 QA에 동기시키고 채널 A로 QA를 관찰하라. QA와 QB를 비교하여 클럭에 대한 각 출력파형을 그려라.2. Y0, Y1, Y2, Y3의 출력을 관찰하고, 파형을 그려보아라.3. 오실로스코프를 ?1에 동기 시키고 채널 A에 을 연결한 후 에 대하여 각 파형을 그려보아라.4. 과 같은 파형이 나타나도록 의 회로를 변화시키고 측정하라.■ 예비 보고서1. Clock 발생기의 동작원리를 기술하시오.☞ 기본 클럭신호는 타이밍 신호의 시간적 정의를 행하는 정보를 가진 것으로서 순서 논리 회로를 포함한 시스템 전체의 시간적 동작을 규정한 것이다. 이 클럭 신호 파형에서 주기T_0는T_0``=``T_1``+``T_2, 양의Duty~cycleD_p``(%)와 음의Duty~cycleD_n``(%)은D_p``=``(`T_1``/``T_0`)``×``100`(%)`,``D_p``+``D_n``=``100`(%)이다. 클럭 신호 발생기에 논리 입력기능이 없는 것은 앞서 설명한 논리회로와는 근본적으로 다른 것이다. 클럭 신호는 일정한 반복 주기T_0를 규정하는 회로요소가 필요하다. 시간을 규정하는 회로 요소로서는 여러 가지의 것이 있는데 디지털 회로에 사용되는 것은 콘덴서C와R을 조합한 시상수(CR)로, 이것이 수정 발진자의 발진 주기를 결정한다. 정도와 안정도를 필요로 하는 기본 클럭 신호 발생 회로는 클럭신호 주기T_0를 규정하는 회로 소자에 수정 진동자 Xtal을 사용하는 것이 일반적이다.2. 1-pulse, 2-pulse 및 그 밖의 pulse clock에 대해 알아보아라.☞ Mos 다이나믹 쉬프트 레지스터의 1단 회로 구성에는 2단 클럭시스템이 필요하다. 두 개의 서로 다른 클럭 펄스신호가 사용된다. 다이나믹 쉬프트 레지스터에서 1비트 데이터가 한 단(stage)에 입력되어 다음 단으로 어떻게 쉬프트 되었는가를 이해하기 위하여 어느 한 단의 기본 동작을 연구해 본다. 이 동작은 단의 수에 관계없이 동일하므로 모든 단에 적용될 수 있다. 논리 1이 입력 단에 가해지고 제 1 상 클럭펄스가 발생할 때 논리 1에 의해Q_1이 OFF 되고,Q_2`,``Q_3을 통하여-`V_PP에 가깝게 충전되고, 이것은 논리 1이 기억되었음을 의미한다. 제 2 상 클럭펄스가 발생할 때Q_4의 게이트에 음전위가 되므로Q_4는 ON 되고Q_5`.`Q_6은 클럭펄스에 의하여 ON 된다. 다음 단 입력의 게이트 용량은Q_4와Q_6을 통해 거의0V로 방전하여 이 단에 기억된 논리 1을 다음 단의 입력으로 쉬프트 시킨다.이제Q_1게이트의 논리 0(- 전압)에 대한 조건을 알아본다.phi_1클럭펄스가 발생할 때Q_2와Q_3은 ON 되고,Q_1은 논리 0이므로 ON 된다.

공학/기술| 2006.01.08| 5페이지| 1,000원| 조회(573)

디지털실험, 4-Phase clock, 4-Phase 클럭 발생기, 클럭 발생..

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[디지털실험]디지털 실험

14. 동기 계수기(예비 보고서)목 적1.동기 계수기의 구조와 동작을 이해한다.2.임의의 mod 동기 계수기를 설계하는 방법을 익힌다.원 리동기식 계수기는 비동기식 계수기와 달리 공통의 클럭신호에 맞춰서 플립플롭들이 동시에 상태를 바뀌어 가는 회로로 전달지연이 대단히 작다. 또한 비동기식 장치에서 있을 수 있는 글리치(glitch) 등의 염려가 없고, 작은 전달 지연으로 인해 빠른 클럭신호에 의해 구동할 수 있다는 점이 동기식 계수기가 비동기식 계수기에 비해 복잡해도 일반적으로 많이 사용되는 이유이다.동기식, 병렬식 및 클럭(clocked) 카운터는 모든 단이 클럭펄스에 의해 동시에 트리거 되는 카운터이다. 동기식 카운터보다 전달속도가 매우 빠르고, 소형이며, 집적회로소자의 출현으로 이러한 형태의 카운터가 많이 사용되고 있다.동기식 카운터는 회로를 구성하고 있는 모든 플립플롭의 클럭신호가 병렬로 연결되어 있어 한 번의 클럭펄스의 변화가 동시에 각 단을 트리거 시키므로 순간적 동작형의 카우터라고 할 수 있으며, 고속 카운터에 이용되고 설계방법은 다음과 같다.① 설계하고자 하는 카운터의 계수표를 만든다.② 원하는 단수에 필요한 입력을 갖는 동기식 카운터를 그린다.③ 계수표와 여기표를 사용하여 각단의 J와 K 입력에 대한 Karnaugh Map을 구한다. ④ 완성된 동기식 카운터 회로를 그린다.JK 플립플롭의 동작표와 여기표JK0-->10X0-->11X1-->0X11-->0X0JK0001010111toggle(a)동 작 표 (b)여 기 표동기식 4비트 올려세기 계수기동기식 계수기에는 계수의 방향에 따라 올려세기 계수기(up counter)와 내려세기 계수기(down counter) 등으로 구별할 수 있다. 그 외에 쉬프트 레지스터도 일종의 계수기로 볼 수 있는데, 구환 번복한다하여 고리계수기(ring counter)라고도 부르며 그 변형에 Johnson 계수기가 있다.은 JK 플립플롭으로 이루어진 통상적인 4비트 이진 올려세기 계수기의 회로이다.에서 보듯이 JK 플립플롭을 사용하여 모든 앞단의 출력들을 AND 게이트로 모아 다음 단의 J와 K 입력에 동시에 넣게 되면 이진 올려세기 계수기를 만들 수 있다. 이와 같이 계수기의 플립플롭 입력은 어떤 규칙성이 있음을 볼 수 있고 이와 같은 규칙성은 계수기를 bit slice로 설계하기에도 용이하다. 이런 성질을 응용하면 에서 보는 리플 캐리 계수기(ripple carry counter)도 쉽게 만들 수 있는데, 리플 캐리 계수기는 완전한 동기식 계수기와 비동기식 계수기의 중간 절충식으로 비동기식보다는 전송지연이 작고 동기식보다는 회로가 간단한 이점이 있다.앞서 언급한 쉬프트 레지스터는 일종의 ring 계수기인데, ring 계수기는 효과적으로 자신의 상태를 부호화(encoding) 하지 못하는 단점이 있다. 예를 들면 4개의 플립플롭을 사용하는 ring 계수기는 0001, 0010, 0100, 1000의 4상태만 나타내어 모두 16개의 상태를 나타내는 이진계수에 비해 비효율적이나 그 회로가 대단히 간략하다는 이점이 있다. Johnson 계수기는 Moebius 계수기라고도 알려져 있는데, 기본 ring 계수기의 입력을 최종단계의 출력값을 한번 뒤틀어 귀환시킨 값을 갖는다. 이런 귀환방식을 twist-around라고도 한다. Johnson 계수기는 twist-around 된 입력방식 때문에 기본 ring 계수기에 비해 2배의 상태를 표현하게 된다.동기식 리플 캐리 계수기4비트 Johnson 계수기실험 준비물SN7408SN7411SN7421SN7476SN7472Power supply, Osilloscope, Function Generator실험 방법1.SN7476과 7478을 이용하여 다음의 리플캐리 방식의 4단 병력 계수회로를 구성하라. 먼저 CLEAR를 시킨 후 push ON/ release OFF S/W(예비 지식 “입력신호”참조)로 CLK 신호를 가하라. 이때, 출력을 관측하여 상태 천이표를 작성하라. 카운터시는 CLR=1이 되어야 한다.2.SN7476을 사용하여 다음의 Mod-3 회로를 구성하고 상태도와 상태 천이표를 작성하라. CLEAR 시킨후 CLK를 가하자.(CLR=1로 둔다.) (교재의 회로도는 문제점이 있는 것 같아 다음과 같이 변형하였다.)

공학/기술| 2006.01.08| 5페이지| 1,000원| 조회(396)

동기, 계수기, 디지털실험, 동기 계수기

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[디지털실험]디지털실험 평가B괜찮아요

실험12. 쉬프트 레지스터( 예비 보고서 )■ 목 적1. 쉬프트레지스터의 구조와 동작원리를 이해한다.2. 쉬프트레지스터를 이용한 커운터의 동작을 이해한다.■ 원 리플립플롭이나 래치는 가장 기본적인 기억소자이며 계산기내에서 수치나 명령 등의 정보를 일시 기억해 회로로 사용되며 멀티비트를 저장할 수 있는 플립플롭을 레지스터(register)라 한다. 레지스터의 기능은 정보를 저장할 뿐만 아니라 직렬입력을 병렬으로, 병렬입력을 직렬로 출력하는 기능에도 사용되고 저장된 정보를 클럭 펄스에 따라 좌, 우로 이동시키는 시프트 레지스터로도 사용할 수 있다.레지스터는 디지털 시스템에서 매우 중요한 논리 블럭이다. 쉬프트 레지스터는 플립플롭을 직렬로 접속하여 만들 수 있고 각 플립플롭의 출력은 다음 단 플립플롭에 접속된다. 그리고, 클럭은 모든 플립플롭을 동시에 가해져, 데이터의 전송은 클럭에 동기된다.쉬프트 레지스터는 데이터를 취급하는 방법에 따라 다음과 같이 구분된다.1. 직렬 입력-직렬 출력(Serial-In, Serial-Out)2. 직렬 입력-병렬 출력(Serial-In, Parallel-Out)3. 병렬 입력-직렬 출력(Parallel-In, Serial-Out)또한 데이터의 이동방향에 따라 구분된다.1. 우로 이동(Shift right)2. 좌로 이동(Shift left)3. 양방향 이동(Bidirectional)또한 쉬프트 레지스터를 구성하는 플립플롭의 수에 따라 그 수가 4개면 4bit shift register, 8개면 8bit shift register라 한다.1. 우 쉬프트 레지스터플립플롭에 기억된 정보를 클럭 펄스에 의하여 오른쪽으로 이동시킬 수 있는 레지스터를 우쉬프트 레지스터(right shift register)라 한다. 처럼 레지스터 1에는 현재 1011의 정보가 기억되어 있고 레지스터 2에는 1010의 정보가 기억되어 있다고 가정하면 우 쉬프트 레지스터는 클럭 펄스에 의하여 기억된 정보를 오른쪽으로 이동시킨다. 즉, 클럭펄스 4개가 인가되면 레지스터 2에는 레지스터 1에 기억되었던 1011이 들어오게 되고, 레지스터2에 기억되었던 정보 1010는 병렬출력으로서도 전송할 수도 있다. 4비트 우 쉬프트 레지스터클럭펄스의 수시 각레지스터 1(4비트 직렬 입력)레지스터 2기억치직렬출력DCBADCBAY0tn10111010X1tn+1X101110102tn+2XX10111013tn+3XXX1011104tn+4XXXX101114비트 우 쉬프트 레지스터의 정보 이동상황JK플립플롭으로 4비트 우 쉬프트 레지스터를 구성하는 경우따라서,따라서,,이 되고 마찬가지로 과 같은 회로를 얻을 수 있다. JK 플립플롭 4비트 우 쉬프트 레지스터tntn+1QBQAQA000010101111tntn+1XQDQD000010101111< 표 12-2> 4비트 우쉬프트 레지스터의 진가표2. 좌 쉬프트 레지스터레지스터의 최하위자리(LSB)에 입력을 넣어 플립플롭에 기억된 정보를 첨자 윗자리로 이동시키는 좌 쉬프트 레지스터(legr shift register)는 우 쉬프트 레지스터와 동일한 방법으로 과 같이 구성할 수 있다. 4비트 좌 쉬프트 레지스터3. 병렬 입출력형(Parallel input/output) 쉬프트 레지스터n비트의 직렬 쉬프트 레지스터는 데이터를 전송시키는데 n비트의 시간이 필요하게 되므로 고속동작의 계산기에는 적당하지 못한다. 는 1비트의 시간으로 n비트의 정보를 이동시킬 수 있는 병렬형 쉬프트 레지스터를 나타낸다.4비트의 병렬입력단자에 각각의 데이터(1 또는 0)를 가하여 놓고 데이터 제어단자(mode control)에 1을 넣어 주면 데이터 입력이 1의 경우는 우측 NAND gate의 출력이 “0”이 되어 플립플롭을 preset시켜 Q를 1로 하고, 0의 경우는 좌측 NAND gate의 출력이 “0”이 되어 플립플롭을 reset시켜 Q를 0으로 하므로 각각의 입력단자에 가해진 데이터가 대응되는 플립플롭에 넣어진다. 데이터 제어단자가 0이 되면 각 플립플롭의 PR이나 CLR이 1이 되므로 병렬 데이터 입력을 플립플롭에 넣을 수가 없게 된다 .또한 CP에 가해지는 클럭펄스는 의 회로가 우 쉬프트 레지스터이므로 각 플립플롭에 저장된 데이터를 오른쪽으로 이동시켜서 y 단자로 직렬출력을 얻게 할 수 도 있다. 따라서, 이러한 쉬프트 레지스터는 직렬입력을 직렬 또는 병렬출력으로 병렬입력을 직렬 또는 병렬출력으로 내보낼 수 있게 된다. 병렬입출력형 쉬프트 레지스터■ 실험 준비물SN7404, SN7474, SN7476, SN74164, Power supply, Oscilloscope, Function Generator■ 실험 방법1. SN7474를 이용하여 의 회로를 구성하라. 먼저 PRESET 단자를 잠시 0으로 하였다가 1로 놓아라. 데이터 입력 스위치 S1의 출력을 SI 단자(직렬 입력단자)에 연결하고 누름 스위치(push on/release off) 출력을 CLOCK에 접속하라. SI를 ON으로 한 상태에서 누름 스위치를 한 번 눌러라. 이와 같이 반복하여 1011을 네 번의 클럭펄스를 사용하여 차례로 직렬로 입력시키면서 그 때마다 ABCD의 출력을 관측하여 표를 만들어라.2. 에서 회로를 일부 변경하여 ring counter를 구성하고, 출력을 표에 나타내어라.CLR을 high에 고정하고 ring counter를 동작시켜라.3. SN7476을 사용하여 의 회로를 구성하고 먼저 CLR단자를 이용하여 모든 플립플롭을 RESET 시키고, 데이터 스위치 S1~S4를 이용하여 병렬 입력 ABCD에 1011을 가하라. 이때 SI=0, Shift=0으로 하고 누름 스위치로 클럭 펄스를 한 번 가한 후의 출력을 기록하라. 또 현 상태에서 클럭을 네 번 가하면서 S0의 출력을 차례로 기록하라.이 회로를 직렬입력-직렬출력 레지스터로 사용하는 실험을 해 보라.4. 의 회로를 구성하고 클럭을 가해가면서 계수회로의 상태표를 작성하라. 주기성이 나타날 때까지 실험하라.5. 의 회로를 구성하고, 다음의 과정을 따라 실험하라.(1) A를 low로 하고, CLR을 low에서 high(2) A를 high로 하면 입력에 high가 가해진다.(3) 단일펄스를 1개 인가하면 첫 번째 출력이 나온다. 그후 7개의 단일펄스를 인가하여 8개의 출력상태를 기록하라.(Clock의 수 1-8)(4) A를 low로 하면, 입력에 low가 가해진다.(5) 단일펄스를 8번에 인가하여 8개의 출력상태를 기록하라.(Clock의 수 9~16)6. 의 회로를 구성하고, 단일펄스를 순차적으로 인가해가면서 지시된 점의 출력상태를 기록하라.7. 의 회로를 연결하라.Cp 단자에 단일 펄스발생기를 접속하라. mode control 단자는 반드시 접지(0)시켜라. 결과 보고서 7.에 지시된 대로 병렬입력 A', B', C', D'와 직렬입력 x를 +5[V] 또는 접지에 연결하라. 지시된 각 점의 전압을 측정하여라.■ 예비 보고서1. Latch, Flip flop 및 Register을 비교, 설명하라.☞ Latch는 외부의 수신단으로 전달되는 2진식 정보의 일시적인 기억 저장(즉 장소)으로 쓰이는 것이고, Register는 2진식 정보를 기억하기에 적합한 2진식 기억소자 집단이다. 그리고 Flip flop의 집단은 Register를 구성한다. 왜냐하면 각 Flip flop은 한 bit의 정보를 기억할 수 있는 2진식 소자이기 때문이다. 즉 n bit의 Register는 n 개의 Flip flop의 집단이며 n 개의 bit를 갖는 2진식 정보를 저장할 수 있다. 넓게 정의하면 Register는 Flip flop과 그들의 (상태)전이에 영향을 주는 gate의 집단으로 구성되어 있다. Flip flop은 2진식 정보를 보유하고 있고 gate는 새로운 정보를 이 Register로 전송할 시기와 방법을 제어한다. 그리고 Flip flop은 펄스지속시간에 민감하며 Register는인 동작 가능한 상태에 있다. 펄스 지속시간에 응답하는 Register는 보통 gate된 Latch 라고 한다.2. 직병렬 쉬프트 레지스터의 동작에 대해 설명하라.☞ 직렬 출력(PISO) 쉬프트 레지스터 (병렬 입력) : 병렬로 데이터를 입력하여, 4개의 클럭 펄스가 가해질 때마다 한 비트씩 직렬로 출력한다.☞ 병렬 출력(SIPO) 쉬프트 레지스터 (직렬 입력) : 병렬 출력 레지스터에 데이터를 입력시키기 위하여 데이터는 FFA의 입력 단에 직렬로 가해지고, 매 클럭 펄스가 공급될 때마다 하나의 플립플롭에서 다음 플립플롭으로 쉬프트 된다. 클럭 펄스가 가해진 후, 레지스터는 모든 데이터를 입력하게 되고, 이 때부터 병렬 출력 선에서 데이터가 출력된다.

공학/기술| 2006.01.08| 7페이지| 1,000원| 조회(624)

레지스터, 시프트 레지스터, 시프트, 디지털실험

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[전자회로]수정발진기

학 번2000035414이 름박 상 민제 목수정 발진기(예비)제 출 일2005. 10. 14① 수정 발진기 회로도 ② 크리스탈을 R,L,C로 변환한 회로도③ 바이어스 전압 ③ Vo의 파형 결과크리스탈을 PSPICE에서는 그냥 할 수가 없어서 여러 책을 찾아보고 인터넷을 검색한 결과 등가회로 만들어 주어야 한다는 결론을 찾았다. 그래서 등가회로에 대해 간단히 기술하면 아래와 같다.수정진동자는 질량, 탄성율 및 마찰을 가지고 있으므로 이를 전기적인 양으로 치환하면 다음과 같다.기계적인 양전기적인양질 량↔인덕턴스(L)탄성율↔개피시턴스(C)마 찰↔저 항(R)따라서 수전진동자의 등가회로는 아래 그림과 같다. 단, Ch는 전극간 용량이다.CrystalwwrX(a) 수정편 (b) 등가회로 (c) 리액턴스 특성용량성 유도성 용량성콜피츠 탱크회로가 피에조현상을 갖는 수정 소자를 가진 발진기를 수정 발진기라 한다. 위 등가회로에 대한 단자임피던스에 대한 표현은 두쪽의 임피던스를 병렬로 조합하므로써 구할 수 있다. 1/jwC로 표현된 용량 임피던스, jwL로 표시된 유도성 임피던스, 그리고 R을 무시할 수 있을 정도로 작다고 하면 총 임피던스 식은 다음과 같다.이 식을 정리하면여기서은 L과 C만의 직렬 공진을 나타내며은 L, Ch, C의 공진을 나타낸다. wp는 항상 0이 아닌 C와 Ch에 대해 ws보다 크다는 것에 유의하여라. ws와 wp이상의 w에 대해서 위 식의 괄호내의 표현은 양이다. 따라서 Z는 1/jwC형태의 용량성 임피던스가 된다. 그러나 ws, wp사이의 매우 좁은 영역에 대해, 괄호내의 표현은 음이 되며 위 식내의 1/j을 -1/j = j로 변환한다. 이 주파수 이상에서 Z는 유도성 임피던스가 된다.만약 수정이 콜피츠 발진기의 탱크 인덕터 L대신에 들어가면, 수정이 유도성을 나타내는 주파수에서만 발진이 일어날 수 있다. 수정이 연결되면, 커패시턴스 Ch와 C는 또한 탱크회로의 일부분이 될 것이다. C는 Ch나 콜피츠 발진기의 외부 커패시턴스보다 더 작기 때문에, 그리고 이들 커패시턴스들을 공진탱크내 인덕터와 직렬로 모두 공진하기 때문에, 탱크회로는 C에 의해 지배되고 발진은 외부소자와 독립인 주파수에서 발생할 것이다. 피에조 수정 발진기의 중요한 장점 중의 하나는 주파수안정도이다. 수 ppm(parts per million)내로 일정한 발진주파수가 이상조건하에서 가능하다. 이 회로에서 이득 -gmRc를 갖는 BJT반전기는 탱크회로손실을 이기고 발진을 지속하기 위해 필요한 이득을 제공한다. 저항 RB는 Q1을 활성영역으로 바이어스한다.

공학/기술| 2006.01.06| 2페이지| 1,000원| 조회(931)

전자회로, 수정발진기

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