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mo-fet(모스펫) 공통 소스 증폭기

실험24. MOS-FET 공통 소스 증폭기[실험목적]1) MOS-FET의 드레인특성을 실험적으로 결정한다.2) FET 증폭기에 대한 여러 가지 바이어스를 고찰한다.3) MOS-FET 공통 소스 증폭기의 전압 이득을 측정한다.[실험 장비 및 재료]● DC power supply 2개, 디지털 멀티미터, dc 전류계(0~10mA)● 저항 : 1kΩ, 10kΩ, 2.2MΩ 1/2W● 커패시터 : 0.047μF 2개, 100μF 50V● 반도체 : 3N187(MOS-FET)● SPST 스위치 2개[기초이론]● MOS-FET란?MOS-FET의 모습MOS-FET(Metal Oxide Semiconductor Field Effect Transistor)를 흔히 줄어 MOS(Metal Oxide Semiconductor)라고 부르며, 전계효과트랜지스터 즉 FET(Field Effect Transistor)의 한 종류이다.FET란 전기장(Electric Field)을 통해 소자의 전기적 특성을 제어할 수 있는 트랜지스터를 말한다. 이러한 MOS에는 크게 n-MOS와 p-MOS 두가지로 나눌 수 있는데, 이것은 트랜지스터에서 전류를 흐르게 하는 캐리어가 전자(electron)이냐 정공(hole)이냐에 따라 전자(negative charge)가 트랜지스터 전류에 큰 기여를 하는 소자를 n-MOS 또는 n-channel MOS라고 하며, 정공(positive charge)인 경우 p-MOS 또는 p-channel MOS라고 한다.● 증가형 MOS-FET와 공핍형 MOS-FET는 ?MOS-FET의 게이트는 매우 작고 뛰어난 특성을 갖는 커패시터이며, 채널을 통한 전도는 게이트와 소스사이에 인가된 전압에 의하여 제어된다. 그러므로 MOS-FET의 입력전류는 J-FET에 비한다면 입력전류와 대립이 되는 커패시터의 누설전류로서, 이는 역방향바이어스된 p-n접합의 누설전류이다. 따라서 MOS-FET의 입력임피던스는 J-FET에 비하여 수십배 또는 그 이상의 큰 값을 갖는다.MOS-FET의 Gate는 절연물질의 실리콘(SiO)층을 채널전면에 걸쳐서 침착시키는데 이러한 얇은 실리콘(SiO)층 위에 금속물질이 놓이게 된다. 그림 1 은 대표적인 MOS-FET의 구조형태를 보인 것이다.그림1. MOS-FET의 구조형태그림2. MOS-FET의 특성 및 기호MOS-FET의 동작 특성으로는 세부적인 구조에 따라 구분되는 공핍형(depletion-mode)이나 증가형(enhancement- mode)이 있다. 그림 2 (a) 는 n채널 MOS-FET의 특성을 나타낸 것이다. 공핍형에서 채널은 정상적으로 도체이며, 이 때문에 J-FET에서와 같이 전류의 흐름이 감소될 수도 있고, 충분한 게이트전압이 인가됨에 의하여 차단까지도 가능하다. 증가형MOS-FET에서는 채널이 정상적으로 차단상태이며, 게이트전압을 인가함에 따라 감소하거나 또는 증가할 수 있으며, 제어할 수가 있게 된다. 공핍형 MOS-FET는 그림 5-20(d)에 나타낸 것처럼 증가형에서도 동작할 수 있다.게이트의 정전용량은 매우 작으며, 따라서 입력임피던스는 매우 높다. 그래서 게이트는 어떤 전압레벨 이상에서 매우 쉽게 하전 될 수 있으므로, 커패시터의 좁은 실리콘(SiO) 유전체가 파괴될 수 있다. 대략 50V정도의 전압으로 파괴되며, 이는 정상적인 취급에 따라 발생하는 정전하들에 의하여 쉽게 유도될 수 있음을 의미한다. 이러한 이유 때문에 이들 소자들은 리이드들을 서로 단락시켜서 흔히 패키지화 한다.게이트와 드레인 사이 및 게이트와 소스 사이의 고유의 정전용량(고주파응답을 제한)은 대체로 MOS-FET에서 더 낮으므로, 일반적으로 고주파응답이 J-FET에 비하여 더욱 좋다. J-FET가 온도에 따라 지수적으로 증가하는 입력누설전류를 갖는데 반하여, MOS-FET에서는 온도의 영향이 최소가 된다. MOS-FET는 오늘날 보편적으로 이용할 수 있는 온도의 영향을 적게 받는 반도체소자이다.● J-FET 바이어스J-FET의 게이트 바이어스회로는 J-FET의 게이트가 역바이어스되어야 한다는 것을 제외하면 쌍극성 트랜지스터의 바이어스 회로와 유사하다. 반면 쌍극성 트랜지스터의 베이스는 순방향 바이어스이다.● 전압분압 바이어스그림 24-9(a)는 전압분압 바이어스를 사용한 N-채널 J-FET 게이트 바이어스회로를 나타내었다. 게이트와 접지 사이의 전압 V는 다음 식에 의하여 주어진다.V=소스와 접지 사이의 전압는 소스 저항양단의 전압강하는 I×R이다. 이 값은 드레인전류의 값에 달려 있다.게이트 바이어스의 차이고 아래와 같다.게이트가 역바이어스로 되려면보다 커야 한다. 그러므로는 음(-)의 값이 된다. 파라메터들은 이와 같은 조건이 성립되도록 선택해야 하며 동시에 회로에 적당한 동작점을 공급하도록 선택해야 한다.그림 24-9(a)의 게이트와 베이스 사이에 ac 신호()를 인가하면 ac 증폭기와 같이 동작한다. 그러나 이 회로의 이득은 매우 낮다. 왜냐하면 ac 접압()은양단에서 발생하고 그리고 증폭기에서 들여다본 게이트 소스전압은의 차이기 때문이다. 즉 아래와 같다.양단에 걸리는 신호전압은 그림 24-9(b)와 같이양단에 바이패스 캐패시터를 연결하므로써 제거할 수 있다.의 근사값은 다음의 관계식과 같다.이 식은 증폭기가 동작해야 하는 최저 주파수에 대한 식이다. 이 방법은 쌍극성 트랜지스터 증폭기에서 이미터저항을 바이패스시킬 때 사용하는 방법과 같다.그림 24-9에서 출력신호는양단에서 유기되는 전압이며 드레인에서 출력된다.● 자기 바이어스그림 24-10의 회로는 N-Channel J-FET에 대한 자기 바이어스 회로이다. 이 회로는 게이트가을 통하여 접지에 연결되어 있으므로 게이트전류가 0이 되므로 인하여 게이트전압는 0V이다. FET와 외부 회로에 흐르는 전류양단에 전압강하를 발생시키며 아래와 같다.=0 DLAMFH사이의 전압차는 게이트 바이어스 전압이며 다음과 같이된다.● MOS-FET 바이어스전압분합기 게이트 바이어스와 자기 바이어스는 MOS-FET를 바이어스하는데도 사용될 수도 있을 것이다. 회로 구성 방법은 그림 24-9와 그림 24-10과 유사하다. 바이어스에 필요한 극성은 채널의 종류와 MOS-FET의 형식에 따라 다르다.공핍형 MOS-FET는 0 바이어스 즉에서도 동작될 수도 있다. N채널 MOS-FET의 게이트에 인가된 ac 신호는 양(+)의 반주기 동안은 FET를 증가형모드로 음(-)의 반주기 동안은 FET를 공핍형모드로 동작시킨다. P채널 공핍형 MOS-FET에서는 반대로 동작한다.● MOS-FET 공통 소스 증폭기회로와 동작그림 24-11의 회로는 N채널 공핍형 이중 게이트 MOS-FET을 사용한 공퉁 소스 증폭기이다. 외부에서 같이 연결된 게이트 1과 2는 입역신호를 받아들인다. 이 증폭기는 자기 바이어스로 동작한다. 출력신호는 드레인에 접속된 10kΩ 부하저항 양단에서 얻어진다.증폭기의 전압이득는 출력신호와 입력신호를 측정한 다음 아래의 방정식에 측정치를 대입하여 실험적으로 결정할수 있다.MOS-FET 증폭기의 전압이득은 비교적 적다. 입력신호와 출력신호 사이의 위상차는 앞의 실험에서 사용한 것과 같은 방법으로 오실로스코프를 사용해서 측정할 수 있다.[실험과정]그림 24-13. 3N187의 게이트 제어특성을 결정하기 위한 실험 회로0. 그림 24-12는 MOS-FET 3N187의 밑면이다. 그림 24-13의 회로를 구성하고는 개방한다. 다음는 0V,=-0.8V로 조정한다.1. 는 단락하고에 대하여의 값을 측정하여 표 24-1에 기록한다.

공학/기술| 2009.10.18| 12페이지| 1,000원| 조회(914)

MOSFET, 모스펫, 공통 소스 증폭기, 모스FET, 모스에프이티

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