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09-전자회로실험-예비보고서

전자 회로 실험 예비보고서 #9실험 9. 연산 증폭기 응용 실험1. 실험 목표아날로그 회로에서 사용되는 연산 증폭기의 동작 원리를 이해하고 설계할 수 있다.연산 증폭기를 이용하여 비반전 증폭기, 반전 증폭기, 미분기, 적분기 등의 피드백 회로를 구성하고 그 특성을 이해할 수 있다.2. 예비 이론(1) 비반전 증폭기와 반전 증폭기① 동작 원리 : 아래의 [그림 1]과 [그림 2]는 각각 비반전 증폭기와 반전 증폭기의 회로를 나타낸다. 이 때, 연산 증폭기의 전압 이득A _{0}을 무한대라 가정하면, 가상 단락의 개념을이용하여V _{i`n1} =V _{i`n2}가 되고, 이를 통해 비반전 증폭기와 반전 증폭기의 전압 이득을 아래의 식과 같이 구할 수 있다.{V _{out}} over {V _{i`n}} =1+ {R _{1}} over {R _{2}} - 이상적인 비반전 증폭기의 전압 이득{V _{out}} over {V _{i`n}} =- {R _{1}} over {R _{2}} - 이상적인 반전 증폭기의 전압 이득[그림 1 : 비반전 증폭기][그림 2 : 반전 증폭기]② 실제 동작 : 실제 연산 증폭기의 전압 이득은 무한대가 아니므로, 실제 전압 이득을 구하면 아래의 식과 같이 구할 수 있다. 이 때, 전압 이득A _{0}의 값이 크면 클수록 이상적인 값과 오차가 줄어듦을 알 수 있다.{V _{out}} over {V _{i`n}} APPROX (1+ {R _{1}} over {R _{2}} )[1- {1} over {A _{0}} (1+ {R _{1}} over {R _{2}} )] - 실제 비반전 증폭기의 전압 이득{V _{out}} over {V _{i`n}} APPROX- {R _{1}} over {R _{2}} [1- {1} over {A _{0}} (1+ {R _{1}} over {R _{2}} )] - 실제 반전 증폭기의 전압 이득(2) 복소수 임피던스 피드백 회로① 동작 원리 : 아래의 [그림 3]은 복소수 임피던스를 이용한 피드백 회로이다. 이 전달 함수[그림 3 : 복소수 임피던스 피드백 회로][그림 4 : 적분기 회로]② 적분기 회로 : 위의 [그림 4]는 복소수 임피던스를 이용한 피드백 회로로, 적분기 회로이다. 이때, 입력과 출력 사이의 전달 함수는 아래의 식을 통해 구할 수 있다. 아래의 [그림 5]는 주파수에 따른 전압 이득의 그래프로 고주파에서 전압 이득이 감쇄되는 특성을 볼 수 있다.{V _{out}} over {V _{i`n}} =- {1} over {R _{1} C _{1} s} - 주파수 영역에서 입력 - 출력 사이의 전달 함수V _{out} =- {1} over {R _{1} C _{1}} int _{} ^{} {V _{i`n}} dt - 시간 영역에서 입력 - 출력 사이의 전달 함수[그림 5 : 주파수에 따른 전압 이득][그림 6 : 미분기 회로]③ 미분기 회로 : 위의 [그림 6]은 복소수 임피던스를 이용한 피드백 회로로, 미분기 회로이다. 이때, 입력과 출력 사이의 전달 함수는 아래의 식을 통해 구할 수 있다. 아래의 [그림 7]은 주파수에 따른 전압 이득의 그래프로 저주파에서 전압 이득이 감쇄되는 특성을 볼 수 있다.{V _{out}} over {V _{i`n}} =-R _{1} C _{1} s - 주파수 영역에서 입력 - 출력 사이의 전달 함수V _{out} =-R _{1} C _{1} {dV _{i`n}} over {dt} - 시간 영역에서 입력 - 출력 사이의 전달 함수[그림 7 : 주파수에 따른 전압 이득]3. 예비 보고 사항(1) 실험 회로 1에서 이상적인 연산 증폭기와 실제 연산 증폭기일 경우, 입력과 출력 사이의 전달 함수를 구하시오. 또한 PSpice를 이용해서 (a)R _{1} =10k`OMEGA,R _{2} =20k`OMEGA, (b)R _{1} =10k`OMEGA,R _{2} =100k`OMEGA인 경우, 전압 이득을 구하시오.- 실험 회로 1에서 연산 증폭기가 무한대의 전압 이득을 갖는다면, 가상 단락의 개념을 이용하여 다음과 같은 전압 이득을 구할 므로 다음과 같이 전압 이득을 구할 수 있다.{V _{out}} over {V _{i`n}} APPROX- {R _{1}} over {R _{2}} [1- {1} over {A _{0}} (1+ {R _{1}} over {R _{2}} )] - 실제 반전 증폭기의 전압 이득이 때, (a)의 경우 시뮬레이션 결과 입력이 5V일 때, 출력이 -6.769V가 나오며 전압 이득은 -1.3538V/V임을 알 수 있다. (b)의 경우 시뮬레이션 결과 입력이 5V일 때, 출력이 3.776V가 나오며 전압 이득은 0.7552V/V임을 알 수 있다.[그림 8 : (a)의 반전 증폭기 구현][그림 9 : (b)의 반전 증폭기 구현](2) 실험 회로 2에서 이상적인 연산 증폭기와 실제 연산 증폭기일 경우, 입력과 출력 사이의 전달 함수를 구하시오. 또한 PSpice를 이용해서 (a)R _{1} =10k`OMEGA,R _{2} =20k`OMEGA, (b)R _{1} =10k`OMEGA,R _{2} =100k`OMEGA 인 경우, 전압 이득을 구하시오.- 실험 회로 2에서 연산 증폭기가 무한대의 전압 이득을 갖는다면, 가상 단락의 개념을 이용하여 다음과 같은 전압 이득을 구할 수 있다.{V _{out}} over {V _{i`n}} =1+ {R _{2}} over {R _{1}} - 이상적인 비반전 증폭기의 전압 이득그러나, 실제 연산 증폭기는 무한대의 전압 이득을 갖지 않고A _{0}의 전압 이득을 가지므로 다음과 같이 전압 이득을 구할 수 있다.{V _{out}} over {V _{i`n}} APPROX (1+ {R _{2}} over {R _{1}} )[1- {1} over {A _{0}} (1+ {R _{2}} over {R _{1}} )] - 실제 비반전 증폭기의 전압 이득이 때, (a)의 경우 시뮬레이션 결과 입력이 5V일 때, 출력이 15.00V가 나오며 전압 이득은 3V/V임을 알 수 있다. (b)의 경우 시뮬레이션 결과 입력이 5V일 때, 출력이 55.03V가 나오며전달 함수를 구하시오. 또한 PSpice를 이용해서R _{1} =10k`OMEGA,R _{2} =10k`OMEGA,R _{f} =10k`OMEGA인 경우, 전압 이득을 구하시오.- 실험 회로 3에서 연산 증폭기가 무한대의 전압 이득을 갖는다면, 가상 단락의 개념을 이용하여 다음과 같은 전압 이득을 구할 수 있다.{V _{out}} over {V _{i`n}} =-R _{f} ( {1} over {R _{1}} + {1} over {R _{2}} ) - 이상적인 전압 덧셈기의 전압 이득그러나, 실제 연산 증폭기는 무한대의 전압 이득을 갖지 않고A _{0}의 전압 이득을 가지므로 다음과 같이 전압 이득을 구할 수 있다.{V _{out}} over {V _{i`n}} APPROX - {R _{f}} over {R _{1}} [1- {1} over {A _{0}} (1+ {R _{f}} over {R _{1}} )]- {R _{f}} over {R _{2}} [1- {1} over {A _{0}} (1+ {R _{f}} over {R _{2}} )] - 실제 전압 덧셈기의 전압 이득이 때, [그림 12]와 같이 회로를 구현한 후 시뮬레이션 결과 아래의 [그림 13]을 얻을 수 있었으며 입력이 0.05V일 때, 출력이 -0.099V로 전압 이득은 -1.98V/V이다.[그림 12 : 실험 회로 3의 구현][그림 13 : 입력 - 출력 그래프](4) 실험 회로 4에서 이상적인 연산 증폭기를 가정하고, 입력과 출력 사이의 전달 함수를 구하시오. 또한 PSpice를 이용해서R=10k`OMEGA,C=1nF인 경우 입력 - 출력 사이의 전달 함수의 크기의 보드 선도를 그리고, 기울기와 단위 이득 주파수를 구하시오.- 이상적인 연산 증폭기의 경우, 적분기는 다음과 같은 입력 - 출력 전달 함수를 갖는다.{V _{out}} over {V _{i`n}} =- {1} over {sCR} - 주파수 영역에서 입력 - 출력 전달 함수V _{out} =- {1} over {CR} int _{ 기울기는 약 -45.049의 크기를 가지며 단위 이득 주파수는1.0563MHz이다.[그림 14 : 실험 회로 4의 구현][그림 15 : 입력 - 출력의 보드 선도][그림 16 : dB scale의 전압 이득 보드 선도](5) 실험 회로 5에서 이상적인 연산 증폭기를 가정하고, 입력과 출력 사이의 전달 함수를 구하시오. 또한 PSpice를 이용해서R=10k`OMEGA,C=1nF인 경우 입력 - 출력 사이의 전달 함수의 크기의 보드 선도를 그리고, 기울기와 단위 이득 주파수를 구하시오.- 이상적인 연산 증폭기의 경우, 미분기는 다음과 같은 입력 - 출력 전달 함수를 갖는다.{V _{out}} over {V _{i`n}} =-sCR - 주파수 영역에서 입력 - 출력 전달 함수V _{out} =-CR {dV _{i`n}} over {dt} - 시간 영역에서 입력 - 출력 전달 함수이 때, 아래의 [그림 17]과 같이 회로를 구현한 후 시뮬레이션 결과 아래의 [그림 18]을 얻을 수 있었으며 [그림 19]에서 보듯이 전압 이득의 기울기는 약 46.37의 크기를 가지며 단위 이득 주파수는139.021KHz이다.[그림 17 : 실험 회로 5의 구현][그림 18 : 입력 - 출력의 보드 선도][그림 19 : dB scale의 전압 이득 보드 선도]4. 실험 과정(1) 실험 회로 1과 같이 반전 증폭기를 구성하고R _{1} =10k`OMEGA,R _{2} =20k` OMEGA 으로 설정한다. 연산 증폭기의 양의 단자에 공통 모드 전압을 인가하고, 반전 증폭기의 입력에 주파수가10kHz인 사인파를 인가하되 크기를 0mV에서 100mV까지 20mV 간격으로 바꾸면서 인가한다. 출력 전압의 크기를 측정하여 [표 18-1]에 기록하고, 전압 이득을 구하시오. 또한 연산 증폭기의 음의 단자의 DC 전압을 측정하여 [표 18-1]에 기록하시오.(2) 실험 절차 (1)에서 저항을R _{1} =10k` OMEGA ,R _{2} =100k` OMEGA 으로 교체하고, 나머지는 동일하게 측정주파수가

공학/기술| 2015.12.24| 8페이지| 2,000원| 조회(1,257)

전자회로실험, 전자회로실험 보고서, 성균관대학교 A+

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09-전자회로실험-결과보고서 평가A+최고예요

전자 회로 실험 결과보고서 #9실험 9. 연산 증폭기 응용 실험21. 실험 목표이 실험에서는 연산 증폭기를 이용한 응용 회로를 분석하고 설계할 수 있는 능력을 배양하고자 한다.연산 증폭기를 이용하여 미분기 및 적분기 등의 피드백 회로를 구성하고, 연산 증폭기의 특성이 응용회로에 미치는 영향을 파악한다.2. 실험 결과(1) 적분기[그림 1 : 적분기 회로][그림 2 : 주파수에 따른 전압 이득][표 1 : 적분기 회로 측정 결과 (100)] 입력의 크기입력 주파수단위 이득 주파수기울기출력의 크기30 mV1 kHz1.09 MHz32.4 mV50 kHz-0.0632.0 mV100 kHz-0.3631.6 mV500 kHz-0.1631.2 mV1 MHz-0.3730.8 mV5 MHz-6.4018.4 mV10 MHz-11.3912.4 mV[그림 3 : 적분기의 보드 선도(100)][표 2 : 적분기 회로 측정 결과 (200)] 입력의 크기입력 주파수단위 이득 주파수기울기출력의 크기30 mV1 kHz761.3 kHz32.4 mV50 kHz-0.1331.6 mV100 kHz-0.3731.2 mV500 kHz-0.1630.8 mV1 MHz-1.1529.6 mV5 MHz-5.9118.4 mV10 MHz-16.4610.4 mV[그림 4 : 적분기의 보드 선도(200)][그림 5 : dB scale의 전압 이득 보드 선도-PSpice]단위 이득 주파수란 이득이 1 (0 [dB]) 이 되는 주파수를 말한다. 즉 우리가 실험에서 구한 결과값을 이용해 구할 수 있고, 이는 그래프가 X축과 만나는 지점을 의미한다. 이를 직접구하기 힘드므로, 기울기를 이용해서 구할 수 있고, 기울기는{TRIANGLE y} over {TRIANGLE x}를 이용해 근사시켜서 구할 수 있다. 기울기와 로그 스케일에서의 주파수값을 사용하여 로그 스케일의 단위 이득 주파수를 구할 수 있고, 이를 다시 계산하여 나타내면 단위이득 주파수의 값을 구할 수 있다. 저항값이 커지면 단위 이득 주파수의 값이 작아지는 것을 알 수 있고, 이는 단위이득 주파수는 저항에 반비례하고 있음을 알 수 있다. 즉{V _{out}} over {V _{i`n}} =- {1} over {sCR}의 식으로 입력-출력 전달함수가 적분기에서 표현되는데, 단위이득 주파수가 dB 스케일에서 0인 부분은V _{i`n} `=V _{out}, 즉 전압이득이 1이기 때문에, 저항은 주파수와 반비례하게 나타나게 된다.(2) 미분기[그림 6 : 미분기 회로][그림 7 : 주파수에 따른 전압 이득][표 3 : 미분기 회로 측정 결과 (100)] 입력의 크기입력 주파수단위 이득 주파수기울기출력의 크기30 mV1 kHz18.96 kHz6.00 mV50 kHz10.9451.0 mV100 kHz3.9158.4 mV500 kHz-4.4640.8 mV1 MHz-7.7431.2 mV5 MHz-5.5320.0 mV10 MHz-14.7412.0 mV[그림 8 : 미분기의 보드 선도(100)][표 4 : 미분기 회로 측정 결과 (200)] 입력의 크기입력 주파수단위 이득 주파수기울기출력의 크기30 mV1 kHz9.23 kHz6 mV50 kHz14.48102 mV100 kHz2.70112 mV500 kHz-8.1858 mV1 MHz-13.7636 mV5 MHz-8.6118 mV10 MHz-11.7012 mV[그림 9 : 미분기의 보드 선도(200)][그림 10 : dB scale의 전압 이득 보드 선도]단위이득 주파수는 전압이득이 1인 주파수를 말한다. 미분기는 고주파만 통과시키는 성질을 가지고 있으므로, 그래프와 처음 X축에서 만나는 부분을 측정하여 단위 이득 주파수를 구하였다. 실험에서 정확한 값을 측정하기 힘드므로, 기울기와 나온 결과값을 이용하여 단위이득 주파수를 계산하였다. 단위이득 주파수는 전압이득이 1일때의 주파수이고, 미분기에서 주파수 영역에서 입력- 출력 사이의 전달함수는{V _{out}} over {V _{i`n}} =-R _{1} C _{1} s로 표현되고 전압이득이 1으로 일정할 때, 저항과 주파수는 반비례 관계에 있게 된다. 즉 저항이 커질수록 단위이득의 주파수는 반비례하게 되고, 이는 실험결과에서도 보여주고 있다. 또한 주파수에 따른 전압이득에서 기울기는 RC의 값에 비례하게 생겨야 하는데, 100OMEGA 으로 실험한 부분에 있어서는 거의 그러한 경향을 보여주지만, 200OMEGA 으로 사용한 실험에서는 차이가 나고 있음을 알 수 있다. 이는 정확한 지점을 측정하지 않아서 생기는 오차라 생각할 수 있고, 기울기를 근사적으로 나타내는 것에서 발생하는 오차라 생각할 수 있다.3. 결론 및 토의이번 실험에서는 연산증폭기를 이용하여 미분기와 적분기의 사용과 활용에 대해서 공부해보는 실험이었다. 적분기는 출력 전압이 입력전압의 적분의 형태로 표현되며, 주파수가 낮은 부분은 통과하고 높은 부분은 통과하지 못하는 특성을 보여주고 있다. 또한 주파수의 로그스케일과 전압이득으로 구성된 그래프는 그러한 특성을 보여주는 좋은 예라고 생각된다. 미분기에서는 출력 전압이 입력전압의 미분의 형태로 표현되며, 주파수가 낮은 부분은 통과하지 못하고 높은 부분은 통과하는 특성을 보여주고 있다. 이 때, 주파수와 전압이득의 그래프에서 기울기는 RC로 표현되고, 이는 실험에서 구한 값들로는 정확하게 보여주지 않았으나, 개략적인 그래프의 모양은 보여주고 있다. 또한 예비보고서를 쓰면서 PSpice를 이용해 그린 그래프와 실험값을 이용해 그린 그래프는 차이나는 부분은 많이 있지만, 전반적인 그래프의 개형은 비슷한 형태를 나타내고 있음을 알 수 있다. 커패시터를 위치시키는 부분에 따라 미분기와 적분기의 다른 형태로 실험의 결과가 나타나고 있음을 알 수 있고, 전혀 다른 형태의 회로로 동작한다는 것을 실험을 통해 알 수 있었다. 또한 비반전 증폭기에서 했던 실험의 연장으로, 전압이득의 비는 저항의 비를 넘어서 임피던스의 비로 확장될 수 있고, 이 또한 미분기와 적분기에서 보여주고 있는 특징임을 알 수 있었다.4. 고찰Q. R과 C의 곱이 일정하다고 가정하고, R과 C가 변화할 경우에 단위 이득 주파수 및 기울기에 미치는 영향을 설명하시오.R과 C의 곱이 일정하다면, 적분기에서는{V _{out}} over {V _{i`n}} =- {1} over {sCR}의 값이 일정하다고 할 수 있다. 이 때, R의 값이 커지면 R과 C의 곱이 일정하므로, C의 값은 줄어들게 된다. 하지만 R과 C의 곱은 일정하므로, 단위 이득 주파수에는 영향을 미치지 않는다.

공학/기술| 2015.12.24| 8페이지| 2,000원| 조회(1,515)

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전자 회로 실험 예비보고서 #8실험 8. 연산 증폭기 기본 실험1. 실험 목표아날로그 회로에서 사용되는 연산 증폭기의 동작 원리를 이해하고 설계할 수 있다.연산 증폭기의 기본적인 성능 파라미터들을 이해하고, 응용 회로를 설계하여 실험을 통해 측정할 수 있다.2. 예비 이론(1) 연산 증폭기의 기본 동작① 동작 원리 : 아래의 [그림 1]은 연산 증폭기 회로를 나타낸다. 이 때, 입력V _{i`n1}과V _{i`n2}의 차이에비례하는 전압V _{out}을 생성한다. 즉,V _{out} `=`A _{0} (V _{i`n1} -V _{i`n2} )으로 나타낼 수 있으며,A _{0}는 연산 증폭기의 전압 증폭을 나타낸다.[그림 1 : 기본적인 연산 증폭기]② 응용 회로 : 아래의 [그림 2]는 연산 증폭기에서V _{i`n2}를 접지한 회로로 비반전 증폭기라 부른다.이 때, 출력 전압은V _{out} =A _{0} V _{i`n1}으로 나타낼 수 있다. 아래의 [그림 3]은 연산 증폭기에서V _{i`n1}을 접지한 회로로 반전 증폭기라 부르며, 출력 전압은V _{out} =-A _{0} V _{i`n2} 로 나타낼 수 있다.[그림 2 : 비반전 증폭기와 입, 출력 전압의 관계][그림 3 : 반전 증폭기와 입, 출력 전압의 관계]③ 가상 단락 : 이상적인 연산 증폭기는 전압 이득을 무한대로, 입력 저항을 무한대로, 출력 저항을0으로 가정한다. 이를 통하여 아래의 [그림 4]와 같이 피드백 회로를 구성하면, 전압이득이 무한대이므로V _{i`n1}과V _{i`n2}의 크기가 같아진다. 따라서 이를 가상 단락(Virtual Short)라 한다.[그림 4 : 피드백 네트워크를 갖는 연산 증폭기](2) 연산 증폭기의 파라미터① 이득 : 연산 증폭기의 열린 루프 이득은 높을수록 비선형성을 억제하며, 궤환 시스템의 정확도를결정한다. 이를 높이기 위해서는 속도 및 출력 전압 스윙 등의 파라미터를 희생하여야 한다. 따라서 필요 최소한의 이득을 바탕으로 회로를 구성하도록 한다.② 소신호 대역폭 : 동작 주파수가 증가함에 따라 열린 루프 이득이 감소하여 궤환 시스템의 오차를증가시킨다. 때문에 소신호 대역폭을 정의하는데, 일반적으로 단위 이득,f _{u} 주파수로 정의하며, 3dB 주파수f _{3dB}를 알면 닫힌 루프 주파수의 반응을 쉽게 구할수 있다. 연산 증폭기의 주파수 특성은{V _{out}} over {V _{i`n1} -V _{i`n2}} (s)= {A _{0}} over {1+ {s} over {w _{1}}}과 같이 표현할수 있으며 아래의 [그림 5]와 같이 그래프를 구할 수 있다.[그림 5 : 연산 증폭기의 주파수 특성][그림 6 : 비반전 증폭기의 구성]· 비반전 증폭기의 소신호 대역폭- 연산 증폭기를 이용하여 위의 [그림 6]과 같이 피드백 회로를 구성하면, 아래의 [그림 7]과같은 주파수에 따른 응답 그래프를 구할 수 있다. 이 때, 연산 증폭기의 3dB 주파수를f _{1}이라하면, 비반전 증폭기의 3dB 주파수는(1+ {R _{2}} over {R _{1} +R _{2}} A _{0} )f _{1}으로 증가하게 된다. 반면 이득은A _{0} 에서{1} over {1+ {R _{2}} over {R _{1} +R _{2}} A _{0}} A _{0}으로 감소하게 된다. 즉, 이득 - 대역폭의 곱은 일정함을 알 수 있다.[그림 7 : 반전, 비반전 증폭기의 주파수 특성][그림 8 : 비반전 증폭기의 소신호 입력]③ 슬루율 : 연산 증폭기를 이용한 비반전 증폭기에서 위의 [그림 8]과 같은 소신호 전압이 입력될경우 아래의 [그림 9]와 같은 출력이 나오는 것을 볼 수 있다. 이 때, 소신호 입력이 2배로 증가하면, 과도 응답의 기울기도 두배로 증가됨을 알 수 있다. 반면 아래의 [그림10]과 같은 대신호 입력의 경우 아래의 [그림 11]과 같이 입력의 크기에 무관하게 과도응답의 기울기가 일정함을 알 수 있다. 이는 연산 증폭기 내부의 트랜지스터의 동작 영역이 포화 영역에서 벗어나 비선형적인 특성을 보이기 때문이다.[그림 9 : 비반전 증폭기의 소신호 입력에 대한 출력][그림 10 : 비반전 증폭기의 대신호 입력][그림 11 : 비반전 증폭기의 대신호 입력에 대한 출력]④ 출력 스윙 : 다양한 신호 진폭을 수용하기 위해서는 큰 출력 전압 스윙이 유리하지만, 이에 따라소자 크기, 바이어스 전류 및 속도를 희생하여야 하므로 적절한 출력 스윙 설계가 필요하다.⑤ 선형성 : 연산 증폭기의 열린 루프 연산 증폭기는 비선형성의 문제를 갖고 있지만, 이를 해결하기위해서 두 가지 방법을 이용한다. 먼저, 짝수 차수 고조파를 억제하기 위해 완전 차동구조를 이용하는 방법이 있고, 또 다른 방법으로 충분히 큰 열린 루프 이득을 가지도록설계하여 피드백 시스템이 적절한 선형성을 달성할 수 있도록 하는 방법이다.⑥ 잡음 및 오프셋 : 연산 증폭기의 입력 잡음 및 오프셋은 적절한 품질로 처리할 수 있는 최소 신호레벨을 결정하며, 여러 가지 소자가 잡음 및 오프셋에 기여하여 큰 바이어스 전류를 필요로 하게 된다. 아래의 [그림 12]는 오프셋 전압을 보여주며, [그림13]은V _{i`n1}에 양의 오프셋V _{OS}가 발생하였을 경우 입력 - 출력 특성을 보여준다. 오프셋의 발생 원인은 차동 증폭기 입력 트랜지스터 또는 부하의 불일치가주 원인이며 이로 인해 비반전 증폭기의 출력V _{out}은,V _{out} =(1+ {R _{1}} over {R _{2}} )(V _{i`n} +V _{OS} )와 같이 나타나 진다. 이는 비반전 증폭기의 오차성분이 된다.[그림 12 : 연산 증폭기의 오프셋 전압][그림 13 : 연산 증폭기의 입력 오프셋]⑦ 공급 제거 : 잡음이 있는 디지털 공급 라인에 연결되는 경우 잡음 주파수가 증가할 때, 공급 잡음하에서 연산 증폭기의 성능은 매우 중요하다. 따라서 완전 차동 토폴로지를 이용하여해결한다.3. 예비 보고 사항(1) 이번 실험에서 사용하고자 하는 연산 증폭기의 데이터시트를 보고, 다음 사항에 대한 파라미터들을 구하시오.·전압 이득 (voltage gain) -T _{A} =25 DEG C,R _{L} GEQ 2k`OMEGA,V _{S} =±15V,V _{O} =±10V의 조건에서 최소 50V/mV의 전압 이득을 보이며 일반적으로 약 200V/mV의 전압이득을 보인다. 또한T _{AMIN} ` LEQ `T _{A} ` LEQ `T _{AMAX},R _{L} GEQ`2k`OMEGA,V _{S} =±15V,V _{O} =±10V의 조건에서 최소 25V/mV의 전압 이득을 보인다.·공통 모드 입력 전압 범위 (input common mode range) - datasheet에 존재하지 않음.·입력 전압 스윙 레벨 (input voltage swing level) -T _{AMIN} LEQT _{A} LEQT _{AMAX}의 조건에서 최소±12V, 보통±13V의 입력 스윙을 보인다.·출력 전압 스윙 레벨 (output voltage swing level) -V _{S} =±15V,R _{L} GEQ10k`OMEGA의 조건에서 최소±12V의 스윙을 보이며, 보통±14V의 스윙을 보인다.R _{L} GEQ2k`OMEGA의 조건에서는 최소±10V의 스윙을 보이며, 보통±13V의 스윙을 보인다.·공통 모드 제거비 (CMRR, common mode rejection ratio) -T _{AMIN} LEQT _{A} LEQT _{AMAX},R _{S} LEQ10k`OMEGA,V _{CM} =±12V의 조건에서 최소 70dB, 보통 90dB의 CMRR을 보인다.·입력 임피던스 (input impedance) -T _{A} =25`DEGC,V _{S} =±20V의 조건에서 최소0.3M`OMEGA, 보통2.0M`OMEGA의 입력 저항을 보인다.·출력 임피던스 (output impedance) - datasheet에 존재하지 않음.·오프셋 전압 (offset voltage) -T _{A} =25 DEG C,R _{S} LEQ 10k`OMEGA,R _{S}

공학/기술| 2015.12.24| 8페이지| 2,000원| 조회(941)

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08-전자회로실험-결과보고서

전자 회로 실험 결과보고서 #8실험 8. 연산 증폭기 응용 회로 11. 실험 목표연산 증폭기를 이용한 응용 회로를 분석하고 설계할 수 있는 능력을 배양한다.연산 증폭기를 이용하여 비반전 증폭기, 반전 증폭기, 아날로그 전압 덧셈기 등의 피드팩 회로를구성하고, 연산 증폭기의 특성이 응용회로에 미치는 영향을 파악한다.2. 실험결과[그림 1 : 비반전 증폭기]{V _{out}} over {V _{i`n}} =1+ {R _{1}} over {R _{2}}- 이상적인 비반전 증폭기의 전압 이득[그림 2 : 10mV -][그림 3 : 30mV -][그림 4 : 50mV -][그림 5 : 10mV -][그림 6 : 300mV -][그림 7 : 50mV -][표 1 : 실험회로의 비반전 증폭기의 이득] 입력의 크기(mV)양의 단자의DC 전압 (V)음의 단자의DC 전압 (V)R _{1} 저항의크기 (OMEGA )R _{2} 저항의크기 (OMEGA )출력의 크기(mV)전압 이득10103.910030015.61.5630103.910030045.21.506750103.9100300751.510102.610020017.41.7430102.6100200481.650102.6100200791.58표1에서 음의 단자의 전압을 구하기 위해서 전압을 측정하는 과정이 필요하다. 즉 그림 8에서와 같이 양의 단자 DC 단자에서 통과해서 연산 증폭기를 지나 접지된 부분까지의 전압을 측정한 뒤, 그 측정한 값과 동일하게 음의 단자의 DC 전압으로 넣어서 값을 측정하였다. 이 때 값은 함수 발생기에서 OFFSET전압을 이용하여 측정하였으며,R _{2}의 저항값이 변화함에 따라 각기 다른 전압이 측정되었다. 즉 virtual ground를 만들기 위해 이러한 과정을 반복하였다고 할 수 있다.[그림 8 : 비반전 증폭기-1][표 2 : 실험회로의 비반전 증폭기의 이득 분석-1] 입력의 크기(mV)R _{1} 저항의크기 (OMEGA )R _{2} 저항의크기 (OMEGA )출력의 크기(mV)전압 이득(실험값)전압이득(이론값)전압이득상대오차(%)1010030015.61.561.*************5.21.50671.331350100300751.51.3312.51010020017.41.741.51630100200481.61.56.6750100200791.581.55.33실험에서 사용한 회로로 구한 전압이득은{V _{out}} over {V _{i`n}}으로 구하였고, 전압이득의 이론값은{V _{out}} over {V _{i`n}} =1+ {R _{1}} over {R _{2}} 을 통해 구할 수 있다.하지만A _{O}의 값이 무한대가 아닐 경우 전압이득은{V _{out}} over {V _{i`n}} APPROX (1+ {R _{1}} over {R _{2}} )[1- {1} over {A _{0}} (1+ {R _{1}} over {R _{2}} )]으로 구한다.이번 실험에서A _{O}의 값을 정확히 측정할 수는 없지만, 데이터 시트의 값들을 이용하여 전압이득의 값들을 예상해 볼 수 있다. 즉 LM741의 Typ 값을 이용하여 전압이득의 값을 계산해 볼 수 있다.[그림 9 : LM741 데이터 시트 값][표 3 : 실험회로의 비반전 증폭기의 이득 분석-2] 입력의 크기(mV)R _{1} 저항의크기 (OMEGA )R _{2} 저항의크기 (OMEGA )전압 이득(실험값)전압이득(이론값)전압이득(실제값)101003001.561.331.32*************.50671.331.329991501003001.51.331.32*************.741.51.49*************.61.51.499989501002001.581.51.499989전압이득 실제값과 이론값의 상대오차를 구해보면,R _{1} =100,``R _{2} =300`( OMEGA ) 일 때, 0.000667%가 나오고R _{1} =100,``R _{2} =200`( OMEGA ) 일 때, 0.00075%로 이론값과 실제값은 별 차이가 없다고 보아도 무방한 값이 나오게 된다. 즉 전압이득이 이론값과 실험값의 오차는 가상접지가 제대로 되지 않은 부분에서 생기는 오차가 제일 크다고 생각 할 수 있다. 가상접지가 제대로 되지 않은 경우는 연산증폭기 안으로 전류가 흐르게 되므로 출력값에 영향을 미치고 이는 전압이득의 값이 이론값보다 더 큰 결과값을 나타내는 원인이 된다고 생각해 볼 수 있다. 즉 실험에서 넣어주었던 OFFSET 전압이 정확하게 양의 단자와 음의 단자의 가상접지를 만들지 않아서 이러한 결과가 생긴다고 할 수 있다.3. 결론 및 토의이번 실험에서는 연산증폭기의 동작을 이해하고 비반전증폭기에 대해 배운 시간이었다. 비반전 증폭기는 가상단락의 개념을 이용하면V _{i`n1} =V _{i`n2}가 성립하고, 연산 증폭기의 전압이득이 무한대라면 비반전증폭기의 전압이득은 두 개의 저항의 비로 나타낼 수 있다. 즉{V _{out}} over {V _{i`n}} =1+ {R _{1}} over {R _{2}}이라는 식이 성립하는 것을 알 수 있다. 이번 실험에서 이러한 경향은 많이 보였으나, 실제로 전압이득을 구하는 과정에 있어서 차이를 보이고 있다. 이는 실험에서 존재하는 다양한 오차의 원인이 있을 것이라 생각되지만, 그 중에서 제일 중요한 부분은 가상접지가 제대로 이뤄지지 않은 부분에서 생기는 오차가 제일 크다고 할 수 있다. 즉 양의 단자 DC 전압과 음의 단자 DC 전압의 차이가 정확하게 0V가 되지 않아서 연산증폭기내로 전류가 흐르므로, 출력되는 전압에 영향을 끼치게 된다. 그 결과 전압이득의 값은 실제의 이론값보다 더 큰 값을 나타낼 것이며, 실험에서 구한 전압이득의 값 역시 더 큰 이득을 보여주고 있다. 즉 실험에서 정확하게 가상접지를 시키지 못한 부분이 전압이득의 오차가 크게 나오는 원인이라 할 수 있다. 다른 부분은 함수 발생기와 오실로스코프에 존재하는 통제할 수 없는 부분에서 생기는 오차라 할 수 있지만, 이부분은 가상접지가 불완전해서 생기는 오차보다 미미한 값으로 생각할 수 있다. 이러한 오차는 매 실험마다 존재하는 것이며 결과값에 큰 영향을 미치기는 힘든 부분이 있다. 또한 연산증폭기의 전압이득이 무한대가 아니기에 생기는 오차가 있을 수 있으나, 데이터시트의 값을 참조해서 구한 값을 보면 그 영향은 미미하다. 즉 전압이득의 이론값과 실제값의 차이가 거의 없기 때문에, 연산증폭기의 전압이득이 무한대가 아니기에 생기는 오차는 실험의 결과값에 미치는 영향이 매우 작은 값이라 할 수 있다. 따라서 이번 실험은 가상접지를 제대로 시키지 못했기 때문에 오차가 많이 생겼다고 할 수 있으며, 연산증폭기를 실험하는 데 있어서 가상접지의 중요성과 필요성을 다시금 느낄 수 있었던 실험이었다.4. 고찰Q. 연산증폭기의 전압이득이 반전 증폭기, 비반전 증폭기의 전압 이득에 미치는 영향을 연산 결과의 정확도와 연관지어 설명하시오.반전 증폭기의 이론적인 전압이득은{V _{out}} over {V _{i`n}} =- {R _{1}} over {R _{2}}로 표현 할 수 있다. 이 때 연산증폭기의 전압이득은 무한대로 가정했을 때 이러한 결과의 값이 나온다. 하지만 연산증폭기의 전압이득이 무한대가 아니라면,

공학/기술| 2015.12.24| 7페이지| 2,000원| 조회(961)

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07-전자회로실험-예비보고서 평가A+최고예요

전자 회로 실험 예비보고서 #7실험 7. 소스 팔로워와 공통 게이트 증폭기1. 실험 목표MOSFET 소자를 이용한 소스 팔로워와 공통 게이트 증폭기의 동작 원리를 이해하고 설계할 수 있다.출력 임피던스가 작은 소스 팔로워와 입력 임피던스가 작은 공통 게이트 증폭기의 특성을 이해하고, 증폭기의 전압 이득을 구할 수 있다.2. 예비 이론(1) 소스 팔로워① 동작 원리 : 소스 팔로워는 게이트 단자에 입력이 인가되고, 소스 단자에서 출력이 감지된다. 아래의 [그림 1]에서 보듯이 드레인 단자가 공통이므로, 공통 드레인 증폭기로도 불리지만 출력 신호가 입력신호를 따라가므로 소스 팔로워라 한다. 또한v _{o} =v _{i} -V _{GS}이므로 레벨 시프터로서도 동작할 수 있다.[그림 1 : 저항 부하가 있는 소스 팔로워 회로][그림 2 : 저항 부하가 있는 소스 팔로워의 등가 회로]② 등가 회로 : 위의 [그림 2]는 저항 부하가 있는 소스 팔로워의 소신호 등가 회로이다. 이 등가 회로를 통해 전압 이득을 구할 수 있으며, 다음의 식으로 구할 수 있으며, 양의 값을가지며 1에 가깝다.A _{v} = {v _{out}} over {v _{i`n}}= {r _{o} `||`R _{L}} over {{1} over {g _{m}} +r _{o} `||`R _{L}} - 저항 부하가 있는 소스 팔로워의 전압 이득아래의 [그림 3]은 전류원 부하가 있는 소스 팔로워의 회로를 나타내며, 전압 이득을 구하면, 아래의 식과 같고, 값이 1에 가까운 것을 알 수 있다.A _{v} = {v _{out}} over {v _{i`n}}= {r _{o1} `||`r _{o2}} over {{1} over {g _{m1}} +r _{o1} `||`r _{o2}} - 전류원 부하가 있는 소스 팔로워의 전압 이득[그림 3 : 전류원 부하가 있는 소스 팔로워 회로][그림 4 : 출력 임피던스를 구하기 위한 등가회로]③ 출력 임피던스 : 위의 [그림 4]는 소스 팔로워의 출력 임피던스를 구하기 위} over {g _{m}} < R _{L}인 경우,R _{out} = {1} over {g _{m}}이 성립하며, 출력 임피던스는 매우 작게된다. 이로 인해 작은 부하 저항을 구동하는데 유리하며, 전압 버퍼로서 사용될수 있다.(2) 공통 게이트 증폭기① 동작 원리 : 공통 게이트 증폭기는 아래의 [그림 5]와 같이 소스 단자에 입력을 인가하고, 드레인단자에서 출력을 감지하며, 게이트 단자가 공통인 구조를 띄고 있다. 이를 실제 회로로 구성하면 아래의 [그림 6]과 같이 설계할 수 있다.[그림 5 : 공통 게이트 증폭기의 회로][그림 6 : 공통 게이트 증폭기의 실제 회로 구성]② 등가 회로 : 아래의 [그림 7]은 공통 게이트 증폭기의 소신호 등가회로를 나타낸 것으로 이를 통하여 다음의 식으로 전압 이득을 구할 수 있으며, 크기는 공통 소스 증폭기와 같으며위상만 반대임을 알 수 있다.A _{v} = {v _{out}} over {v _{i`n}} = {R _{D}} over {{1} over {g _{m}} +R _{S}} - 공통 게이트 증폭기의 전압 이득[그림 7 : 공통 게이트 증폭기의 소신호 등가회로][그림 8 : 입력 임피던스를 구하기 위한 등가회로]③ 입력 임피던스 : 위의 [그림 8]은 공통 게이트 증폭기의 입력 임피던스를 구하기 위한 소신호 등가회로로 채널 길이 변조 효과를 무시할 경우 아래의 식으로 구할 수 있으며 매우 작음을 알 수 있다. 이 특성 때문에 공통 게이트 증폭기는 일반적으로 전류를받아들이는 용도로 많이 사용된다.R _{i`n} = {1} over {g _{m}} - 공통 게이트 증폭기의 입력 임피던스④ 출력 임피던스 : 아래의 [그림 9]는 공통 게이트 증폭기의 출력 임피던스를 구하기 위한 소신호등가회로로 아래의 식을 통해 출력 임피던스를 구할 수 있다. 이 때, 출력 임피던스가 충분히 크므로 출력 전압 변화에 대한 출력 전류의 변화가 크지 않음을알 수 있다.R _{out} =(1+g _{m} r _{o} )R _{S} +r _실험을 통해서 구하시오.- 전압 이득A _{v}는,A _{v} = {v _{out}} over {v _{i`n}}= {r _{o} `||`R _{L} `||`R _{S}} over {{1} over {g _{m}} +r _{o} `||`R _{L} `||`R _{S}} 이고, 입력 임피던스R _{i`n}은 무한대, 출력 임피던스R _{out}은,R _{out} = {1} over {g _{m}} `||`R _{L} `||`R _{S} 로 나타낼 수 있다. 여기서 각각의 소자 값에 대해서g _{m}의 값은g _{m} =320mS이고,R _{S} `=`1.705k` OMEGA 이다. 즉 전압 이득A _{v}는 거의 1에 가까운 값을 가지는 것을 알 수 있고,{1} over {g _{m}} < R _{S}.{1} over {g _{m}} < R _{L} `이므로 출력 임피던스R _{out}는,R _{out} APPROX {1} over {g _{m}} =3.125 OMEGA 임을 알 수 있다.이 회로를 아래의 [그림 10]과 같이 PSpice 모의 실험을 시행한 결과 전압 이득A _{v}는,A _{v} = {v _{out}} over {v _{i`n}} = {4.7mV} over {5mV} =0.94와 같았다. 또한, 입력 임피던스는 전류가 0A이므로 무한대이며, 100M`OMEGA의 부하 저항을R _{S}에 병렬로 연결시켜 출력 임피던스R _{out}을 구하면,R _{out} = {56.83mV} over {568.3mA} =10` OMEGA 가 된다. 만약 무한대의 저항을 가지는 부하 저항을 연결한다면 출력 임피던스는 이론 값과 매우 비슷해질 것이다.[그림 10 : 실험 회로 1의 구현][그림 11 : 소스 팔로워의 출력 파형](2) 실험회로 1의 소오스 팔로워 회로의 입력-출력 전달 특성 곡선을 PSpice를 이용해서 그리시오.- 아래의 [그림 12]는 소스 팔로워의 입력 파형을, [그림 13]은 소스 팔로워의 출력 파형을 나타낸다. 입력 파형은 6V를 기준으12 : 소스 팔로워의 입력 파형][그림 13 : 소스 팔로워의 출력 파형](3) 실험회로 2의 공통 게이트 증폭기 회로의 전압 이득, 입력 임피던스 및 출력 임피던스를 계산으로 구하고, PSpice 모의실험을 통해서 구하시오.- 공통 게이트 증폭기 회로에서 전압 이득A _{v}는,A _{v} = {v _{out}} over {v _{i`n}} = {R _{D}} over {{1} over {g _{m}} +R _{S}}의 식으로 구할 수 있고, 입력 임피던스R _{i`n}은,R _{i`n} = {1} over {g _{m}}, 출력 임피던스R _{out}은,R _{out} =(1+g _{m} r _{o} )R _{S} +r _{o}으로 구할 수 있다. 여기서R _{D} =56.46`k`OMEGA,R _{S} =2k`OMEGA,g _{m} =320mS이므로 전압 이득은A _{v} = {56.46k` OMEGA } over {3.125 OMEGA `+`2k` OMEGA } =28.23이고, 입력 임피던스는R _{i`n} =3.125` OMEGA , 출력 임피던스에서는r _{o}를 매우 작다고 가정하면,R _{out} =R _{D} =56.46k` OMEGA 이다.이 회로를 아래의 [그림 14]과 같이 PSpice 모의 실험을 시행한 결과 전압 이득A _{v}는,A _{v} = {v _{out}} over {v _{i`n}} = {123.3mV} over {5mV} =24.66이다. 또한, 입력 임피던스는R _{i`n} = {5mV} over {106.3` mu A} =47.04` OMEGA 이고, 출력 임피던스R _{out}을 구하면,R _{out} = {6V} over {106.3 mu A} =56.44k` OMEGA 이 된다.[그림 14 : 실험 회로 2의 구현](4) 실험회로 2의 공통 게이트 증폭기 회로의 입력-출력 전달 특성 곡선을 PSpice를 이용해서 그리시오.- 아래의 [그림 15]는 소스 팔로워의 입력 파형을, [그림 16]은 소스 팔로워의 출력24.66의 전압 이득을 갖는 증폭기임을 알 수 있다.[그림 15 : 공통 게이트 증폭기의 입력 파형][그림 16 : 공통 게이트 증폭기의 출력 파형]4. 실험 과정(1) 실험회로 1에서V _{DD} 값을 12V,v _{sig} 값을 0V,V _{GG} 값을 6V로 두고,R _{GG} 저항 값이 2k`OMEGA인 경우v _{o}의 DC 값이 4V가 되도록 하는R _{S} 값을 결정한다. 이 경우 MOSFET의 각 단자들의 전압(V _{D},V _{G},V _{S}) 및 전류(I _{D})를 구하고, [표 10-1]에 기록한다. 각 단자들의 전압을 바탕으로 MOSFET이 포화 영역에서 동작하는지 확인하시오.(2)v _{sig} 값을 0V,V _{GG} 전압을 0V, 12V, 3V~9V는 500mV 간격으로 변화시키면서v _{o}의 DC 전압을 측정하여 [표 10-2]에 기록하고, 입력-출력 전달 특성 곡선을 [그림 10-15]에 그리시오.(3) 포화 영역에서 회로가 동작하는 경우 MOSFET의 트랜스컨덕턴스g _{m} 값, 출력 저항r _{o}를 구하여 [표 10-3]에 기록하시오. 이를 이용하여 소신호 등가회로를 그리고, 실험회로 1의 소오스 팔로워 회로의 이론적인 전압 이득을 구하시오.(4) 전압 이득이 1에 가깝게 나오는지 실험하기 위해서 입력에 10kHz의 0.01V _{p-p} 정현파의 입력전압을 인가한다. 이때 소오스 팔로워 회로의 입력-출력 전압의 크기를 [표 10-4]에 기록하여 전압 이득을 구하고, 크기와 위상을 고려하여 입력 전압(v _{sig})과 출력 전압의 파형을 캡처하여 [그림 10-16]과 같은 형태로 결과 보고서에 기록하시오.(5) 실험회로 1의 입력 저항과 출력 저항을 직접 측정하여 [표 10-5]에 기록하시오. 입력 저항을 측정하기 위해서 입력의 DC 전압을 변화시키면서 입력 쪽에 흘러 들어가는 DC 전류를 측정한다. 출력 저항을 측정하기 위해서 입력에 0V를 인가하고, 출력 쪽에 DC 전압을 변화시키면서 출력 쪽에 흘러 들어가는는

공학/기술| 2015.12.24| 9페이지| 2,000원| 조회(926)

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