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mosfoet을 이요한 2단증폭기3 평가B괜찮아요

< Contents >1. 설계한 회로도 및 회로설명................302. 사용한 회로에 대한 DC/AC해석.........3. SPICE simulation(netlist, 결과파형)..4. 회로 설계과정에 대한 자세한 설명......5. 고찰............1. 설계한 회로도 및 회로설명Spec : Gain 100배 이상Cutoff Frequency 1Mhz※ VDD 30V, 입력신호 진폭 100mV Sin wave 고정위 회로도는 1단 모스펫 증폭기와 2단의 모스펫 증폭기를 결합하여 더 큰 전압의 이득을 만든 회로도이다. 이 회로도에서 앞의 빨간 부분의 커패시터는 Cut off 주파수를 위하여 부착한 회로이고, 파란 도형이 증폭기 이다. 1단의 모스에서 어느정도 증폭을 시키고 2단이 모스 증폭회로를 Gain Stage로 설정하여 110배의 증폭을 만들었다. 이 회로에서 C1과 C2, Co는 접합커패시터로 AC의 신호를 제거 하는 역할을 한다. 또한 Cs와 Cp는 Bipass 커패시터로 모스펫의 Source부분에 전류를 흘려 전압이득을 높여주는 역할을 한다.2. 사용한 회로에 대한 DC/AC해석⇒? 커패시터를 모두 개방시킨다.? 커패시터를 개방 시킨 회로에서ID =² , Cox=εox /Toxgm =ro = ∂VDS/∂ID= 1/0 = ∞ (거의 무시 가능하다.)의 식으로 ID와 gm, ro를 구한다.? 커패시터를 모두 단락시킨다.?A _{v} =-g _{m} {(r1//r2)} over {ra+(r1//r2)} (rd//rs//r4)의 식으로 전압이들을 구한다.※ 2단 증폭기 일 경우 증폭값A _{v} 구하는 법1단의 증폭기의 DC해석 값 =A _{v1}2단의 증폭기의 DC해석 값 =A _{v2} 총 증폭값A _{vtotal}=A _{ v1} TIMESA _{ v2}3. SPICE simulation(netlist, 결과파형)Transient simulaion (Av=100)AC simulation (Cut off Frequency 1MHz)fc=1MHzVo=7.02V4. 회로 설계과정(Gain, Cut off frequency 등등)에 대한 자세한 설명M2n7000을 사용한 2단 증폭기 회로도Gain값은 DC/AC해석을 한 1단(M1)의 증폭기의 전압이득과 2단의 증폭기(M2)의 값을 곱한 값으로 1단의 증폭기와 2단의 증포기 두 개의 증폭기를 커패시터로 연결하여 전체 2단의 증폭기를 설계하였다. 결과로는 1단의 증폭기의 이득과 2단의 증폭기의 이득의 곱에 의해 전체 이득이 나오는 것을 알 수 있었다. 그리고 Cuf off frequency는f _{c} = {1} over {2 pi RC}의 식으로 앞의 Ca와 ra의 값을 식에 대입하였더니 1.02Mhz가 나왔다. 따라서 약 110배의 증폭을 갖는 2단 모스펫 증폭기와 컷오프 주파수 1MHz를 갖는 증폭기를 설계 할 수 있었다.5. 고찰이번 실험은 2N7000 MOSFET을 이용하여 2단의 증폭기를 설계하는 실험이었다. 100mv의 Sin wave를 넣어 10v이상으로 즉, 전압 이득은 100배 이상으로 설계를 하며, Cut off 주파수는 1MHz로 목표로 설계를 하였다. P-Spice 설계를 할 때 100배를 증폭시킨 뒤 Low Pass Filter를 부착하여 Cut off 주파수를 맞추려고 했지만, 실제로는 쉽게 cut off주파수가 맞춰지지 않았다. 그래서 다시 설계를 하여 100배의 증폭과 1MHz의 cut off 주파수를 구하였다. 하지만 기판에 납땜을 하고 만든 회로는 실제로 100배 이상의 증폭이 거의 되질 않았다. 그 이유를 2N7000을 바뀌어 껴보면서 회사마다 Mos의 공정이 달라 위와 같이 되는 것을 알 수 있었고 Spice 파라미터 값과 비슷한 2N7000 회로의 결과는 증폭은 110배가 나왔지만 Cut off주파수가 1Mhz보다 높게 나왔다. 그래서 Ra의 값을 조금 더 올려 cut off 주파수를 1MHz로 맞추는 대신에 증폭 값을 아주 조금 낮추어 맞추게 설계를 하였다. 여기서 Spice의 증폭값을 구하는 것과 그리고 실제로는 그 값이 나오지 않는 것이 힘들었었다.이번 실험을 하여 Spice로 저항값을 계산하였지만 맞지 않아 저항값을 고쳐가며 시뮬레이션을 성공하였고, 실제로는 되질않아 다시 저항값을 고치는데 있어 많은 노력과 어려움이 들어갔다. 하지만 모스펫을 이용한 증폭회로도에 DC와 AC해석 그리고 두 단의 MOSFET 증폭회로를 붙여서 증폭을 해내는 것을 보며 여러므로 알수 있는 점이 많았다. 이로써 증폭의 기본적인 회로와 2단증폭기의 원리, DC와 AC해석 그리고 Av구하는 공식을 확인할 수있었고, P-Spice의 사용법과 활용법을 알게되었다. 그리고 실제로는 저항이라든지 온도, 측정 장비에 의해서 측정값이 달라진다라는 것을 알게 되므로써 원래 실험 목표보다는 더 많은 이익이 있었다는 생각을 하였다.

공학/기술| 2017.11.17| 6페이지| 1,500원| 조회(414)

증폭기, 설계, 회로도

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mosfet을 이용한 2단증폭기4

설계한 회로도 및 회로설명MOSFET을 이용한 2단 증폭기 회로도Gain 100배 이상Cutoff Frequency 1Mhz※ VDD 30V, 입력신호 진폭 100mV Sin wave 고정-회로설명위의 회로도는 MOSFET을 이용한 2단 증폭기 회로도로 1단 MOSFET 증폭기 2개를 결합하여 더 큰 증폭값을 얻을수 있는 회로도입니다. M1에서 첫 번째로 증폭된 후 중폭된 전류가 똑같은 구조의 회로도를 통해 M2의 드레인에 연결되어 있는 ro로 최종 증폭 전류가 흐르게 되는 회로입니다.첫 단에 보여지는 커패시터 Ca의 경우 Cutoff Frequency를 맞춰 주기 위해 임의로 결합시켰습니다. 그 이외의 커패시터 C1, C2, Co는 AC의 신호를 제거하는 역할을 하고 커패시터 Cs, Cp는 Bypass 커패시터입니다.사용한 회로에 대한 DC/AC해석●DC해석(a) (b)위 (a)그림은 MOSFET을 이용한 1단 증폭기로 이 회로에서 커패시터를 모두 개방시키면 (b)와 같은 회로로 볼 수 있다. (b)의 회로에서 ID, gm, ro을 구할 수 있다. 이를 식으로 나타내면 아래와 같다.I _{D} ={1} over {2} k _{n} ( {W} over {L} )(V _{GS} -V _{T} ) ^{2}g _{m} =k _{n} ( {W} over {L} )(V _{GS} -V _{T} ) ^{}r _{o} ={Partial V _{DS}} over {Partial I _{D}} ={1} over {0} =INF●AC해석DC해석과는 반대로 커패시터를 모두 단락시키면 위 회로와 같이 볼 수 있다. 위 회로에서 전압이득을 구할 수 있는데 이를 공식으로 나타내면 다음과 같다A _{v} =-g _{m} {(r1//r2)} over {ra+(r1//r2)} (rd//rs//r4)○ 2단 증폭기일 경우의 증폭값은 1단 증폭기의 DC해석 값A _{v1}과 2단 증폭기의A _{v2} 의 곱A _{v1}xA _{v2} 이다.SPICE simulation이득값 Av=100Cut off Frequency 1MHz-NETLIST-*Analysis directives:.TRAN 0 0.02ms 0.PROBE V(alias(*)) I(alias(*)) W(alias(*)) D(alias(*)) NOISE(alias(*)).INC "..SCHEMATIC1.net"**** INCLUDING SCHEMATIC1.net ***** source 123C_C1 N16543 N00071 10u TC=0,0R_R2 N00071 N00396 3meg TC=0,0C_C1 0 N00396 1n TC=0,0R_R3 0 N00071 1meg TC=0,0R_R1 N16543 N03035 100 TC=0,0R_R5 N00453 N00396 100 TC=0,0R_R7 0 N00601 1meg TC=0,0R_R6 N00601 N00396 3meg TC=0,0R_R8 0 N00743 100 TC=0,0R_R9 N00633 N00396 230 TC=0,0R_R10 0 N00813 1k TC=0,0C_C3 N00453 N00601 10u TC=0,0C_C4 0 N00679 10u TC=0,0R_R4 0 N00679 100 TC=0,0C_C5 0 N00743 10u TC=0,0C_C6 N00633 N00813 10u TC=0,0V_V2 N00396 0 30VdcV_V3 N03035 0+SIN 0 100mv 200k 0 0 0M_M5 N00633 N00601 N00743 N00743 M2N7000M_M6 N00453 N00071 N00679 N00679 M2N7000**** RESUMING 124.cir ****.END**** MOSFET MODEL PARAMETERS *********************************************************************************2N7000 파라미터model M2n7000 NMOS(Level=3 Gamma=0 Delta=0 Eta=0 Theta=0 Kappa=0.2 Vmax=0 Xj=0+ Tox=2u Uo=600 Phi=.6 Kp=1.073u W=.1 L=2u Rs=20m Vto=1.73+ Rd=.5489 Rds=48MEG Cgso=73.61p Cgdo=6.487p Cbd=74.46p Mj=.5+ Pb=.8 Fc=.5 Rg=546.2 Is=10f N=1 Rb=1m)*****************************************************************************회로 설계과정(Gain, cutoff frequency 등등)에 대한 자세한 설명회로설계시에 처음에는 위의 회로에서 입력단에 연결되어 있는 커패시터 Ca가 없는 회로 구성도에서 파라미터값을 넣어서 100배의 증폭값과 cutoff frequency를 얻을려 했다. 증폭값A _{v}는 1단 증폭기의A _{v1}과 2단 증폭기의A _{v2}의 값을 구해 두 값을 곱해 최종 증폭값을 구하였다. 그러나 cutoff frequency는 목표수치에 도달하지 못하여 입력단에 low pass filter를 결합하여f _{c} = {1} over {2 pi RC}에 Ra와 Ca의 값을 대입하여 1Mhz 수치에 최대한 가깝게 맞췄다. 최종결과로 100배의 증폭값과 cutoff frequency 1Mhz를 갖는 MOSFET을 이용한 2단 증폭기를 설계하였다.고찰1학기 실험의 마지막인 term project인 MOSFET을 이용한 2단 증폭기 설계를 하였습니다. 회로도에 구성에 대한 것은 쉽게 할 수 있었다. 수업 시간과 실험을 통해 배운 증폭기에 대한 정보로 1단 증폭기를 2개 결합하여 2단 증폭기를 구성할 수 있음을 알았다. 그러나 파라미터 값 조정에 있어서 많은 문제가 있었다. MOSFET의 특성을 통해 어느정도 유사한 파라미터 값을 얻어 P-Spice 설계를 하였다. 처음에는 어느정도 증폭은 되었지만 목표 Spec 인 100배 이상의 Gain과 Cutoff Frequency 1Mhz에는 턱없이 부족했다. 수많은 P-Spice 설계 시행착오 끝에 100배의 증폭값을 얻어 낼 수 있었다. 100배의 증폭값은 얻어 내었지만 Cutoff Frequency 1Mhz는 맞춰지지 않았다. Cutoff Frequency를 맞추기 위해서 파라미터값들을 약간씩 조정하며 Simulation을 해보았으나 증폭값이 바뀌거나 클리핑이 일어나는 결과만 일어날 뿐 Cutoff Frequency는 잡히지 않았다. 그래서 입력단에 Low Pass Filter를 결합하여 문제점을 해결하는 방법을 생각하였다. 그 결과 Cutoff Frequency 1Mhz를 구 할 수 있었다. P-Spice 설계를 토대로 기판 제작에 들어갔다. 기판을 다 만든 후 증폭값과 Cutoff Frequency를 측정해 보니 Simulation에는 못 미치는 증폭값이 측정 되었다. 이를 통해 기판 남땜과정에서 생기는 잡음들로 인하여 이상적인값에 미치지 못하는 결과를 얻는다는 것을 알았다. Cutoff Frequency같은 경우 실제로는 1Mhz보다 높은 값이 측정되어서 저항값을 바꿔 증폭값은 약간 작아지지만 Cutoff Frequency 1Mhz 실제값을 얻을 수 있었다.이번 term project를 통해 기존 실험시간에 했던 실험들을 통해 알 수 있었던 것 보다 많은 것을 알 수 있었다. 수업중에 실시되는 실험은 사전에 관련지식을 습득하고 실험에 임하여 제한된 시간에 이론적인 값에 도달하는 것을 목표로 실시되었다. term project는 사전에 보다 많은 시간을 할애하여 관련지식은 물론이며 실험에 쓰이는 보다 더 많은 지식을 습득할 수 있었다. P-Spice = 실제결과 라는 생각이 완전히는 아니지만 어느정도 틀렸음을 느낄 수 있었다. 예상하지 못한 잡음들과 다양한 변수들로 인해 이상적인 값에는 도달하기에는 많은 어려움이 있음을 몸소 체험할 수 있었다. 무엇보다도 MOSFET을 이용한 증폭기에 대해 자세히 알 수 있었다. 각 소자들이 어떤 역할을 하는지 증폭되는 원리가 어떻게 되는지 회로의 DC와 AC의 다른 해석법 등 MOSFET의 이론을 직접 적용해봄 으로써 더 쉽게 알 수 있었다.

공학/기술| 2017.11.17| 6페이지| 1,500원| 조회(886)

증폭기, MOSFET, 회로도

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mosfet을 이용한 2단증폭기설계 레포트201211602

1. 서론1.1. 설계 목표- 증폭기에 대해 알아본다.- 2단 증폭기를 이해하고 회로를 설계할 수 있다.- 주어진 조건에 맞게 회로를 설계할 수 있다.1.2. 설계 이유전자공학과 학생의 마지막 실험인 전자회로실험을 들으며 자주 사용했던 mosfet과 여러 소자를 이용해 주어진 조건에 맞게 계산을 한 후 2단 증폭기를 만들기 위해서이다. 여기서 주어진 조건은 다음과 같다.●Spec : Gain 80배 이상Cutoff Frequency 1Mhz※ VDD 15V, VSS ?15V, 입력신호 Vp-p : 100mV Sin wave 고정출력신호 잘릴 경우(클리핑) 실패●소자 : MOSFET (2N7000), R, C●파라미터 : 2N7000 파라미터.MODEL 2N7000 NMOS (LEVEL=3 RS=0.205 NSUB=1.0E15 DELTA=0.1+KAPPA=0.0506 TPG=1 CGDO=3.1716E-9 RD=0.239 VTO=1.000 VMAX=1.0E7+ETA=0.0223089 NFS=6.6E10 TOX=1.0E-7 LD=1.698E-9 UO=862.425+XJ=6.4666E-7 THETA=1.0E-5 CGSO=9.09E-9 L=2.5E-6 W=0.8E-2)model M2n7000 NMOS(Level=3 Gamma=0 Delta=0 Eta=0 Theta=0 Kappa=0.2 Vmax=0 Xj=0+ Tox=2u Uo=600 Phi=.6 Kp=1.073u W=.1 L=2u Rs=20m Vto=1.73+ Rd=.5489 Rds=48MEG Cgso=73.61p Cgdo=6.487p Cbd=74.46p Mj=.5+ Pb=.8 Fc=.5 Rg=546.2 Is=10f N=1 Rb=1m)1.3. Time Table설계에 앞서, Time Table을 작성하여 최종 회로 구현 기한에 맞춰 구체적인 설계 계획을 수립하였다.[표 1.1] 설계 Time Table1주차2주차12/08구 상●설계 및 구현●●수정 및 개선●최종 구현●2. 관련 이론그림 1. E-MOSFET 그림 2.E Enhancement-type pMOS는 n형 기판 위에 게이트 양쪽에 p형 소스 및 드레인이 있는 것이다.2.2. MOSFET 동작 영역그림 3. 동작 영역가장 기본적인 역할로써 차단영역(OFF) 및 선형영역(ON)에서는 스위치 역할을 할 수 있으며, 포화영역에서는 증폭기 역할을 할 수 있다. 차단이나 역 문턱 상태에서 전압조건은V _{GS} V _{GS} -V _{th} 인 경우로 스위치가 켜지고, 채널이 형성되어 드레인과 소스 사이에 전류가 흐르는 것을 허용한다. 드레인 전압이 게이트 전압보다 높아서 채널중의 일부분이 없어진다. 이 영역이 발생하는 것은 핀치오프라고도 알려져 있다. 드레인 전류는 이제 (일차 근사에서) 드레인 전압에 의존되지 않고 전류는 게이트-소스 전압에 의해서만 제어되며, 다음과 같은 형태이다.I _{D} = {mu _{n} C _{ox}} over {2} {W} over {L} LEFT ( V _{GS} -V _{th} RIGHT ) ^{2} 채널 길이 변화를 고려하기 위해 이 방정식에LEFT ( 1+ lambda V _{DS} RIGHT )을 곱할 수 있다. 채널 길이가 아주 짧아지면, 전하 운반자의 이동은 유사-탄도성 전달을 한다. 짧은 채널 효과가 크면, I-V 특성을 위의 방정식으로 근사시킬 수 없다. 차라리 포화 드레인 전류는V _{GS}의 이차 함수가 아니라 거의 일차 함수에 가깝다.위 그림의 (A)는 gate의 전압 영향에 따른 drain-source간 전류를 보여 주고 있다. Gate-Source의 전압이 (+ , -)가 될 수 있음에 주의해야 한다. JFET에서는 이러한 현상이 없다. (B)는 MOSFET가 포화 상태에 있을 때 drain-source의 전압은 3V 이상에서는 gate에 어떠한 전압이 오더라도 별 영향을 받지 않음을 알 수 있다.3. AC/DC 해석 및 주파수 해석3.1. AC 해석3.1.1. 수식을 통한 해석AC 등가회로의 경우 커패시터를 모두 Short 시킨 후 위와 같이 그릴 수 있다. DC 등_{V2}를 구하기 위한 식을 나타내면V _{o} =-gm TIMES V _{gs2} TIMES LEFT ( 230//1meg RIGHT ) =-gm TIMES V _{gs2} TIMES 230를 이용해서 구할 수 있다. 여기서도 앞에서와 마찬가지로 230과 1meg를 병렬로 연결하게 되면 1meg의 값이 너무 크기 때문에 0이 되어서 결국 저항 230만 남게 되는 것이다. 여기서V _{gs2} = {3meg//1meg} over {LEFT ( 3meg//1meg RIGHT )} V _{o1} =V _{o1}이고,A _{v2} = {V _{O}} over {V _{o1}} =-gm TIMES 230=-92m TIMES 230=-21.16이 된다. 총 전압 이득은 첫 번째 Mosfet의 전압이득과 두 번째 Mosfet의 전압이득을 서로 곱하면 되므로 설계한 회로의 총 전압 이득A _{v(total)} =A _{v1} TIMES A _{v2} =-9.2 TIMES -21.16=194.6`이 되는 것이다.3.1.2. 시뮬레이션을 통한 해석A _{V _{1}} = {450mV} over {50mV} =9A _{V2} = {7.7V} over {400mV} image 19.25Gain=A _{V1} A _{V2} =9 TIMES 19.25=173.253.2. DC해석DC 해석에서 커패시터는 모두 오픈상태로 가정하고 DC전압은 적용시키고 AC전압은 제외한 상태로 계산한다.앞의 회로는 설계한 회로의 첫 번째 Mosfet에 대한 DC해석이다. 게이트에 걸리는 전압V _{GG}는 테브난 등가회로로 바꾸어서 구할 수 있는데 이를 구해보면 다음과 같다.V _{GG} = {1meg} over {3meg+1meg} TIMES 30V= {1meg} over {4meg} TIMES 30V=7.5V가 되므로 게이트 전압V _{GG}는 7.5V가 되는 것을 볼 수 있고, 현재 피스파이스 시뮬레이션을 하면 게이트 소스 전압이 VGS=3.35V가 된다. 따라서 소스 전압V _{SS}를 구해보면계산을 할 수 있다. 게이트 전압V _{GG} = {1meg} over {3meg+1meg} TIMES 30V= {1meg} over {4meg} TIMES 30V=7.5V, 소스전압V _{SS} =V _{GG} -V _{GS} =7.5V-3.345V=4.15V, 드레인 전류I _{D} = {V} over {R} = {4.15} over {100} =41.5mA, 두 번째 Mosfet에서 드레인 저항 값이 첫 번째와는 다르게 230옴이 나오는 것을 확인 할 수 있다. 이로 인해 드레인 전압V _{D} =V _{DD} -I _{D} R _{D} =30-41.5m TIMES 230=30-9.545=20.45V이 된다. 드레인-소스 전압V _{DS} =V _{D} -V _{S} =20.45-4.15=16.3V이 되며, 마지막으로gm= {2I _{D}} over {V _{GS} -V _{th}} = {2 TIMES 41.5m} over {3-2.1} =92mA/V이다. 같은 Mosfet을 사용하기 때문에 문턱전압이 바뀌지 않았고 드레인 저항만 바꾸었기 때문에 트랜스 컨덕턴스는 마찬가지로 gm= 100mA/V가 되는 것을 알 수가 있다.3.3. 주파수 해석Mosfet에 아주 높은 주파수가 가해지면 Mosfet내부에 커패시터 값이 생긴다. 여러 가지의 커패시터가 있지만 우선 이론적으로 풀어보기 위해서 게이트-소스 커패시터C _{gs}, 게이트-드레인 커패시터C _{gd}가 생기는 것으로 고려하고 생각하면, 소신호 등가모델로 바꾸게 되면 커패시터가 나타난다. 여기서 Miller Effect에 의해서C _{gd}가 소스와 드레인 쪽으로 나눌 수가 있는데 소스 쪽에는 Cgd(1-Av’)의 커패시터가 추가되고, 드레인 쪽에는C _{gd} (1- {1} over {A _{V} '} )의 커패시터가 추가되는 것을 알 수가 있다. Av’가 아주 크다고 생각하면 드레인 쪽에C _{gd} (1- {1} over {A _{V} '} )=C _{gd}가 되어서 커패시터 값이 커지지 않았으므다.5. Netlist & Simulation5.1. Netlist********* 2 Stage Amp ***************************************************************************************************.model M2n7000 NMOS(Level=3 Gamma=0 Delta=0 Eta=0 Theta=0 Kappa=0.2 Vmax=0 Xj=0+ Tox=2u Uo=600 Phi=.6 Kp=1.073u W=.1 L=2u Rs=20m Vto=2.1+ Rd=.5489 Rds=48MEG Cgso=73.61p Cgdo=6.487p Cbd=74.46p Mj=.5+ Pb=.8 Fc=.5 Rg=546.2 Is=10f N=1 Rb=1m)******************************************************************************************R_RL 0 N25913 1meg TC=0,0C_C6 N26143 N25913 10u TC=0,0R_RG2 N25525 N25743 1meg TC=0,0R_RG1 N25743 N25813 3meg TC=0,0C_C2 N25549 N25743 10u TC=0,0R_RS1 N25525 N25777 100 TC=0,0C_C1 0 N25549 0.001u TC=0,0C_C4 N25525 N25777 10u TC=0,0R_RG3 N26055 N25813 3meg TC=0,0R_RG4 N25525 N26055 1meg TC=0,0R_RD2 N26143 N25813 230 TC=0,0R_RS2 N25525 N26073 100 TC=0,0C_C5 N25525 N26073 10u TC=0,0C_C3 N25883 N26055 10u TC=0,0M_M1 N25883 N25743 N25777 N25777 MbreakNV_-VDD N25525 0 -15M_M2 N26143 N26055 N26073 N26073 MbreakNV_+VD

공학/기술| 2017.11.17| 10페이지| 1,500원| 조회(366)

증폭기, 회로, 설계

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MOSFET 을 이용한 2단 증폭기 설계 결과 레포트

Report교과목:분반:담당교수:학과:학번:이름:제출일자:0. 2n7000 Datasheet1. 설계한 회로도 및 회로설명본 실험에서 사용된 회로는 아래와 같다.[그림 1]1.V _{i`n}과V _{DD}는 각각100mV와30V로 고정돼 있으며, 주파수는100kHz를 기준으로 하였다.2. Cut-off 주파수를1MHz에 맞추기 위하여 입력단에 저항을 연결하고 커패시터를 병렬로 하나 추가적으로 연결하였다.3. Gain이 100배를 넘겨야 하며 클리핑이 발생하지 않아야하기 때문에, 처음에는 Gain에 직접적으로 영향을 미치는 Drain 측 저항을 가변저항으로 구성하려고 했으나, 실제 브레드 보드에서 해보았을 때 크게 문제될 정도로 차이가 많이 나지 않아서 고정 저항으로 하였다.4. 회로의 소상한 해석은 다음 장에 서술하였다.2. 사용한 회로에 대한 DC/AC 해석2.1 DC 해석[그림 2]AC 해석에 앞서 DC 해석을 보도록 한다. DC 해석을 할 때 커패시터는 모두 개방된다. 커패시터가 개방 된 후의 그림이 위 회로도이다. DC해석에서 구하고자 하는 값은I _{D}이다.먼저 첫째 단의 값을 구한다.V _{GS`} `=`V _{G} `-`I _{D} R _{S}····································V _{G} `=` {1M} over {1M`+`3M} `*`30V`=`7.5V 값을 번식에 대입V _{GS} `=`7.5V`-`I _{D} (3M) ····································I _{D} `=`k[V _{GS} `-`V _{GS(off)} ] ^{2} ····································k`=` {1} over {2} * mu _{0} C _{m} {W} over {L} `=`26.82mV _{GS(off)} `=`2.1V (데이터시트 참조)위 두 식을 번식에 대입하여 풀면,I _{D} `=`26.82m`[`V _{GS} `-`2.1`] ^{2} ····································번식과 번식을 연립방정식으로 풀면,V _{GS} `=`2.33V,I _{DQ} `=`1.723mA 의 값을 얻을 수 있다. 여기까지가 첫 번째 단의 값이다.다음은 두 번째 단의 값을 구한다. 두 번째 단 역시 첫 번째 단과 같은 방식으로 구한다.V _{GS`} `=`V _{G} `-`I _{D} R _{S}····································V _{G} `=` {50k} over {130k`+`50k} `*`30V`=`8.33V 값을 번식에 대입V _{GS} `=`8.33V`-`I _{D} (470) ····································I _{D} `=`k[V _{GS} `-`V _{GS(off)} ] ^{2} ····································k`=` {1} over {2} * mu _{0} C _{m} {W} over {L} `=`26.82mV _{GS(off)} `=`2.1V (데이터시트 참조)위 두 식을 번식에 대입하여 풀면,I _{D} `=`26.82`m[`V _{GS} `-`2.1`] ^{2} ····································마찬가지로 번식과 번식을 연립방정식으로 풀면,V _{GS} `=`2.76V,I _{DQ} `=`11.7mA 의 값을 얻을 수 있다. 여기까지가 두 번째 단의 값이며,DC해석이 완료되었다.2.2 AC 해석[그림 6]AC 해석의 경우는 DC 해석과 달리 커패시터를 모두 단락시킨다. 그 결과가 위의 회로도이다. AC 해석에서는 앞서 구한V _{GS}와I _{D}를 이용하여 각 증폭기의 전압이득A _{v}를 구하고 이들을 곱하여 전체 전압이득을 구하는 것이 목적이다.먼저 첫 번째 단부터 구해보자.Z _{i`n} `=`R _{1} `||`R _{2} `=`3M``||`1M`+`150` CONG `750k OMEGA ····································Z _{out} `=`r _{o} `||`R _{D} ` CONG `R _{D} `=`300 OMEGA ····································g _{m} `=`2k[`V _{GS} `-`V _{GS(off)} `] 에 DC 해석에서 구한k값 26.82m을 대입하면g _{m} `=`2*26.82m[`2.33`-`2.1`]`=`12.33mS ····································A _{v1} `=`g _{m} r _{d} `=`g _{m} (R _{D} `||`Z _{i`n} ) 에 ~ 을 대입하면=`g _{m} R _{D} `=`35.4mS`*`300`=`3.7따라서 첫 번째 단의 전압이득은 3.7 이다.다음은 두 번째 단의 전압이득을 구한다. 마찬가지로 첫 번째 단의 방식과 동일하게 계산한다.Z _{i`n} `=`R _{1} `||`R _{2} `=`130k``||`50k`=`36.1k OMEGA ····································Z _{out} `=`r _{o} `||`R _{D} ` CONG `R _{D} `=`1k OMEGA ····································g _{m} `=`2k[`V _{GS} `-`V _{GS(off)} `] 에 DC 해석에서 구한k값 26.82m을 대입하면g _{m} `=`2*26.82m[`2.76`-`2.1`]`=`35.4mS ····································A _{v1} `=`g _{m} r _{d} `=`g _{m} (R _{D} `||`Z _{i`n} ) 에 ~ 을 대입하면=`g _{m} R _{D} `=`35.4mS`*`1k`=`35.4두 번째 단의 전압이득은 35.4 이다.그러므로A _{v1}과A _{v2}의 값을 곱하면 130.98 이라는 전체 전압이득을 구할 수 있다.이는 실험 첫 번째 조건인 Gain 100배 이상을 만족하는 값이다.그리고 cut-off 주파수를 구하는 식인f _{c} `=` {1} over {2 pi RC}에 입력단의 저항과 병렬로 연결된 커패시터의 값을대입하면1.06Mhz의 값을 얻을 수 있다.3. PSPICE 시뮬레이션3.1 PSPICE netlist.model M2n7000 NMOS(Level=3 Gamma=0 Delta=0 Eta=0 Theta=0 Kappa=0.2 Vmax=0 Xj=0+ Tox=2u Uo=600 Phi=.6 Kp=1.073u W=.1 L=2u Rs=20m Vto=1.73+ Rd=.5489 Rds=48MEG Cgso=73.61p Cgdo=6.487p Cbd=74.46p Mj=.5+ Pb=.8 Fc=.5 Rg=546.2 Is=10f N=1 Rb=1m)Vin 1 0 sin(0 100mv 100k 0 0)ac 100mVdd 4 0 30vR1 1 2 150R2 4 3 3megR3 3 0 1megR4 6 0 5kR5 4 5 300R6 4 7 130kR7 7 0 50kR8 4 8 1kR9 9 0 470R10 10 0 100kCin 2 0 1nC1 2 3 10uC2 6 0 10uC3 5 7 10uC4 8 10 10uC5 9 0 10uM1 5 3 6 6 M2n7000M2 8 7 9 9 M2n70003.2 .tran 구문을 사용한 해석으로 전압이득 확인[그림 7]위 그림은 PSPICE를 이용하여 전압이득을 알아본 사진이다. 입력은100mV로 고정하였으며 그 결과 출력 전압의 진폭이10V정도로 나오는 것을 확인 하였다. 즉, 전압이득이 약 100배 정도로 기존에 계산하였던 130배와 차이가 조금 있으나 조건을 벗어날 정도의 전압이득 오차는 나타나지 않았다.

공학/기술| 2017.11.17| 10페이지| 1,500원| 조회(522)

증폭기, 실험, 회로도

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mosfot을 이용한 2단증폭기2

목차1. 회로도2. 관련이론3 DC/AC 해석, 주파수해석4. 시뮬레이션, 결과5. 실험결과6. 패턴도7. 고찰1.회로도1. pspice 구현 회로2.실제 브래드보드 구현 회로2.관련이론-MOSFET의 개요MOSFET(Metal Oxide Semiconductor Field Effect Transistor)은 BJT에 비해 매우 작게 만들 수 있고, 제조 공정이 상대적으로 한단하고 비교적 적은 전력으로 동작한다.형성되는 채널의 종류에 따라 전자가 채널을 형성하면 nMOSFET (Negative), 정공이 채널을 형성하면 pMOSFET (Pasitive)으로 불린다.MOSFET을 만들 때 source와 drain쪽을 대칭적으로 만들기 때문에 source/drain구분은 회로에 연결 된 후 구분된다.-소자구조위 그림은 N-channel 증가형 MOSFET의 물리적인 구조로 P-type 기판 위에 제조된다.그림에서 n+(source)와 n+(drain)영역으로 표시된 곳은 고농도로 도핑된 부분으로 Metal과 contact후 단자로 사용된다. 그리고 기판의 표면위에 전기적인 절연 특성이 양호하고 두께가 2~50nm인 silicon dioxide 층이 형성되어 있으며 이 층이 source와 drain영역 사이를 덮고 있다. 이 silicon dioxide층 위에 Gate전극이 형성되어 있으며 Gate-Metal- Silicon Dioxide-P-type Substrate의 구조인 커패시터가 형성되며 Gate전극에 전압을 인가함에 따라서 Chnnel을 형성하기도 없애기도 한다.Data sheet3. 1단 증폭기 부분 2단 4.시뮬레이션*twostage.MODEL M2N7000 NMOS (LEVEL=3 RS=0.205 NSUB=1.0E15 DELTA=0.1+KAPPA=0.0506 TPG=1 CGDO=3.1716E-9 RD=0.239 VTO=1.000 VMAX=1.0E7+ETA=0.0223089 NFS=6.6E10 TOX=1.0E-7 LD=1.698E-9 UO=862.425+XJ=6.4666E-7 THETA=1.0E-5 CGSO=9.09E-9 L=2.5E-6 W=0.8E-2)Vd 1 0 15vVs 20 0 -15vvin 2 0 sin(0 50mv 100k)Ri 2 3 5kR1 1 4 35kR2 4 20 10kR3 1 5 150R4 7 20 500R5 1 6 30kR6 6 20 10kR7 1 8 1kR8 9 20 550C1 3 4 10uC2 5 6 10uC3 7 20 10uC4 9 20 10uC5 8 10 10uRL 10 0 10kM1 5 4 7 7 M2N7000M2 8 6 9 9 M2N7000.ac dec 5 1 100meg.tran 1u 30u.probe.end5. 결과Voltage gain = 약 98배Cut off = 약 1MHz5.실험결과회로설계증폭 측정결과(Vpp = 9.36v)CUT-OFF ( 약 6.6V에서 0.707배 )6. 패턴도7.고찰이번 텀을 통해서 구현하는 회로는 MOSFET을 이용한 2단 증폭기 설계였다. 사실 처음 과제를 받고 쉽게 생각하여 차일피일 미루던 것이 화근이 되어 측정 전날까지 완성시키지 못해서 마음이 조급 하였다. 제일 먼저 pspice를 이용한 시뮬레이션을 하였는데 조교님이 올려놓은 파라미터 값에서 드레인 전류를 구하고 싶었으나 정확한 값이 기입되어 있지않아 첫 번째 난항을 겪었다. 여차저차 하여 pspice로 약 98배의 이득을 얻는 2단 증폭기를 설계 할 수 있었다. 그러나 이 회로를 브래드 보드로 구현 하였을 때는 100배의 이득은 커녕 구동조차 제대로 되지 않아서 오실로스코프에 실선만 확인될 뿐이었다. 그래서 1단부터 차근차근 다시 시작하였다. pspice에서 구현한 것과 비슷한 비의 저항값들을 사용해서 1단의 증폭값을 찾아내었다. 1단의 증폭은 대략 10배 정도를 확인 할 수 있었다. 그리고 2단역시 12배 정도 측정하였는데 이것은 브래드 보드에서 각 단을 따로 따로 연결하였을 때만 얻을 수 있는 결과 값이었다. 1차적으로 여기서 가장 큰 문제는 두 개를 커패시터로 연결하였을 때 두 단의 이득의 배수인 120배정도에 해당하는 이득을 구할 수 없는 점이었고, 더 나아가 이득이 문제가 아니라 아예 출력이 측정되지 않는 것이 가장 큰일 이었다. 1단과 2단사이에 존재하는 커패시터는 dc blocking을 하는 역할인데 도무지 이것 때문에 왜 증폭이 일어나지 않는지 이해할 수가 없었다. 더 나은 측정 결과를 확인하기 위해 그 다음부터는 납땜을 한 기판에 소자를 꼽아서 측정해 보았다. 처음 기판을 설계 하였을 때, 나는 Rss에 있는 커패시터를 Vss로 연결하여 ?15V의 전압을 주었다. 이론 상으로 그것은 별다른 문제가 없었는데 이후에 Rss에 있는 커패시터를 GND로 연결하고 1단과 2단의 커패시터를 연결하였더니 클리핑이 일어나고 엄청나게 흔들리는 출력신호를 확인할 수 있었다. 이 부분에 대해서는 책을 찾아보고 인터넷도 확인해 보았지만, 아직 정확한 이유를 확인할 수 없었다.그리고 두 번째는 입력 저항을 변경하는 것이었다. 처음 기판에 구성을 할 때는 Vin을 바로 커패시터에 연결하여 입력저항을 주지 않았었는데 측정을 하다가 출력값이 너무 많이 흔들려서 혹시나 해서 입력저항을 달아주었더니 너무 깨끗하게 한 줄로 출력신호를 확인할 수 있었다. 그래서 클리핑도 조절할 수 있었다.처음 구성한 내 회로에서는 입력저항도 있었고 출력저항도 있었지만, 내가 구성한 회로에서는 출력저항으로 인해서 오실로스코프에서 확인할 수 있는 결과값에 큰 영향을 끼치지 않았다. 계속해서 일어나는 클리핑 때문에 이득값을 조금 낮춰야만 했었는데 이렇게 하는 과정에서 수십번의 저항을 바꿔보고 DC바이어스를 찾았지만 이득값을 낮추어도 클리핑이 일어났다. 그 말은 바이어스 포인트를 잘못 잡았다는 점이었는데 한참을 생각하고 책을 찾아보아도 결과값을 찾기가 힘들었다. 마지막으로 도전해보자는 심정으로 2단의 밑에 있는 바이어스 저항을 뽑고 측정을 했다. 그랬더니 위의 바이어스 저항에 2.7V정도의 바이어스가 걸리는 것을 확인 할 수 있었고 출력 역시 90배가 조금 넘는 깨끗한 이득과 1MHz에서 정확히 0.707배의 cutoff frequency를 확인할 수 있었다. 너무나도 신기한 결과엿다.

공학/기술| 2017.11.17| 12페이지| 1,500원| 조회(333)

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