s90507 스토어

s90507

개인인증

팔로워2 팔로우

소개

등록된 소개글이 없습니다.

전문분야 공학/기술

판매자 정보

학교정보

입력된 정보가 없습니다.

직장정보

입력된 정보가 없습니다.

자격증

입력된 정보가 없습니다.

판매지수

판매중 자료수

26개
전체 판매량

327개
최근 3개월 판매량

1개
자료후기 점수

평균A
자료문의 응답률

-

전체자료 26개

트랜지스터 증폭기 실험 결과보고서 평가D별로예요

트랜지스터 증폭기 실험결과보고서1. 구상한 회로와 실제회로의 비교회로 구성도브래드보드 설계 회로 구성도2.R _{f}를 변화시킬 때 10KHz 주파수에 따른 voltage gain의 변화R _{f}1k2k3k4kV _{o} `/V _{s}R _{f}5k6k7k8kV _{o} `/V _{s}R _{f}9k10kV _{o} `/V _{s}3.R _{f}의 변화가 input, output, impedance에 주는 영향을 설명하라.위의 사진과 같이 파랑색 선이 input, 노랑색 선이 output 이다. 주파수가 크면 클수록 input은 값에 변화가 거의 없는 반면에 output은 주파수의 크기에 따라 같이 비례한다. 즉, 주파수는 output에 영향을 정비례관계로 주고 있다.4. 이번 실험을 통해 무엇을 알 수 있는지 자세히 기술 하시오.이번 실험은 feedback 증폭기를 설계하고R _{f}를 변화시킬 때마다 나타나는 voltage gain의 변화를 관찰하는 실험이었습니다. 회로 구성 자체는 오래 걸리지 않았지만 트랜지스터를 연결하는 방법, voltage gain을 얻기 위해 Vo, Vs를 어떻게 측정해야하는지 등이 난해하여 조교님께 피드백을 받고난 후 정상적인 voltage gain을 얻을 수 있었습니다. 이번 실험을 통하여 트랜지스터 증폭기를 실제로 구성해보고R _{f}에 따라서 입력전압이 증폭되어 출력전압으로 나오는 증폭기의 역할에 대해 알 수 있었고

공학/기술| 2020.07.27| 3페이지| 1,000원| 조회(197)

결과보고서, 전자회로실험, 트랜지스터 증폭기 실험

미리보기

닫기
Full Bridge Diode Rectifier, Voltage Regulator 결과보고서

Full Bridge Diode Rectifier, Voltage Regulator결과보고서1. Full Bridge Diode Rectifier1.1 커패시터가 없는 경우 (가변저항96KΩ) 1.2 커패시터가 있는 경우 (가변저항96KΩ) 2. Low Voltage Regulator 3. High Voltage Regulator 4. 이번 실험을 통해 무엇을 알 수 있는지 자세히 기술 하시오.이번 실험은 풀브릿지 다이오드 정류기의 동작을 확인하고 입력 및 출력파형을 측정하고mu A723(또는 lm723) 등 정밀 집적회로 전압 조정기의 동작을 살펴보고 파형을 측정하는 실험이었습니다. 첫 번째 실험은 풀브릿지 다이오드 정류기회로를 구성해서 결과적으로LEFT | sint RIGHT |의 파형을 만들어내는 것을 확인할 수 있었습니다. 그 후 커패시터가 있는 풀브릿지 다이오드 정류기의 회로를 구성하여 커패시터가 저장장치 역할을 하며 평균 DC 출력 레벨이 높아지는 것을 확인하였고 커패시터가 클수록 평균 DC 출력 레벨이 높아지는 것도 알 수 있었습니다.두 번째 실험에서는 Low Voltage Regulator의 동작을 알아보기 위해 R1=2.7K, R2=5.7K을 사용해서 출력전압이 약 3.9V가 나오는 것을 확인 할 수 있었습니다. 세 번째로 High Voltage Regulator의 동작을 알아보기 위해 풀브릿지 다이오드 회로의 출력을 regulator의 입력에 연결하였더니 출력이 약 8.6V 정도 나오는 것도 확인할 수 있었습니다.

공학/기술| 2020.07.27| 3페이지| 1,000원| 조회(142)

결과보고서, 전자회로실험, 풀브릿지 다이오드 정류기

미리보기

닫기
555타이머 결과보고서

555타이머결과보고서1. Monostable operation mode이론값T=1.1RC=1.1 TIMES 10 ^{-3} (R=10KΩ, C=0.1uF)측정값T=1.0 TIMES 10 ^{-3} 2. Astable operation mode 이론값V _{CC} =15V,`f=496Hz,`D=67%측정값V _{CC} =15V,`f=476Hz,`D=67.9%3. 수위조절기 0K:5.52V 0.6K:4.31V1.1K:3.52V 25K:3.10V50K:3.11V4. 이번 실험을 통해 무엇을 알 수 있는지 자세히 기술 하시오.이번 실험은 단안정 동작모드와 비안정 동작모드, 수위조절기에 대해 알아보는 실험이었습니다.첫 번째 실험에서는 Vcc을 15V로 주고 트리거를 10V의 펄스전압을 인가하였더니 출력이 Vcc와 똑같이 나온 것을 확인할 수 있었습니다. 또한 이론값T=1.1RC=1.1 TIMES 10 ^{-3} (R=10KΩ, C=0.1uF)와 비슷한 측정값T=1.0 TIMES 10 ^{-3}이 측정되는 것도 알 수 있었습니다.두 번째 실험에서는 첫 번째 실험과 동일한 파라미터를 이용하였고 출력이 펄스형태로 나오는 것을 확인하였습니다. 식에 따라 이론값V _{CC} =15V,`f=496Hz,`D=67%를 계산한 후 측정값V _{CC} =15V,`f=476Hz,`D=67.9%을 측정하였습니다. 약간의 오차를 제외하면 거의 비슷하게 나타난 것을 알 수 있었습니다.세 번째 실험에서는 간단한 수위조절기 회로를 구성한 후 스위치는 아예 무시하고 To overfill switch에다가 DC전압 5V와 0V를 번갈아주며 출력을 확인해보았습니다. 앞의 실험들과 마찬가지로 출력이 펄스형태로 나타날 것이라고 생각했으나 DC전압이 측정되었습니다. 원래는 스위치를 넣어서 해야 되지만 To overfill switch에다가 DC전압을 넣어줬기 때문에 출력도 DC로 나온 것이라고 생각합니다.

공학/기술| 2020.07.27| 4페이지| 1,000원| 조회(146)

전자회로실험, 단안정 동작모드, 비안정 동작모드

미리보기

닫기
차동증폭기 예비보고서

차동증폭기예비보고서1. 실험 목적본 실험을 통해 단일 입력에서 차동 증폭기의 출력 파형을 관찰하고, 입력 파형에 대한 출력 파형의 위상을 알아본다.위상이 반대인 두 입력 신호(차동 모드)가 가해질 때, 차동 증폭기의 출력파형을 관찰하고, 입력에 대한 출력의 위상을 알아본다.위상이 같은 두 신호(공통 모드)가 입력에 가해질 때 차등 증폭기의 출력 파형을 관찰하고, 입력 및 출력 위상 관계를 알아본다.2. 기초 이론2.1 차동증폭기차동출력:v_out=v_c2-v_c1=A_v(v_1 -v_2)단일출력:=A_v(v_1 -v_2)A는 트랜지스터의 이득이고v_1과v_2는 각 베이스의 신호 전압이다. 두 신호의 위상이 동상이고, 크기가 같을 때 공통 모드 동작 조건이다.v_1-v_2=0 =>V_out= A(0) = 0두 입력 신호의 크기가 같고, 위상이 180도 차이가 날 때를 차동 모드 동작 상태라 한다.v_1=-v_2V_out = A(2v_1 )차동입력 및 차동출력차동입력 및 단일출력2.2 단일 입력- 차동 증폭기를 단입 입력 모드로 동작시키려면 한 쪽 입력은 접지시키고 다른 한쪽 입력에 신호 전압을 인가해야 한다.비반전 입력(noninverting input)반전 입력(inverting input)2.3 차동 모드 입력- 위상이 서로 다른 두 개의 입력 신호를 각각의 입력 단자에 인가하는 경우를 차동입력이라고 한다.그림2. 차동 모드 입력을 갖는 증폭기 회로이상적으로,Q_1과Q_2사이에는 어떤 결합도 존재하지 않으며, 각 컬렉터에서 출력은 베이스의 입력과 180도의 위상차를 가지고 증폭된 정현파이다. 만약Q_2와Q_1 컬렉터 사이의 신호를 출력V_out으로 취한다면,V_out은 정으로 진행하는 정현파이고 크기는 신호전압이다.2.4 공통 모드 입력그림3. 공통 모드 입력을 갖는 증폭기 회로공통 모드 동작은 동상이며 같은 크기의 신호들이Q_1과Q_2의 베이스에 공급될 때 나타난다. 신호의 두 형태가Q_1과Q_2의 베이스에 동시에 나타날 수도 있는데, 이 경우 차동증폭기는 공통 모드 신호를 거부하고, 차동 모드 신호를 증폭한다.2.5 공통 모드 제거비(CMRR)차동 증폭기는 차동 모드 입력 신호에 대해 높은 이득을 가져야 하고, 공통 모드 신호에 대해서는 매우 낮은 이득을 가져야 한다. 차동 모드 신호의 이득을A_DM이라 하고, 공통 모드 신호의 이득을A_CM이라 정의한다. 여기서A_DM/A_CM비를 공통 모드 제거비(CMRR)이라 한다.CMRR= {A _{DM}} over {A _{CM}}그러므로 CMRR 값은 차동 증폭기의 효율성에 대한 지표가 된다. 이 비가 높을수록 더 좋은 차동 증폭기이다.2.6 바이패스 되지 않은 이미터 저항R _{E}가 차동 증폭기에 미치는 영향그림4.이미터 저항을 대치하기 위해 일정 전류치를 갖는 트랜지스터Q _{3}를 사용한 개선된 차동 증폭기R _{E}를 정전류 트랜지스터Q _{3}으로 대치하는 것이 가능하다.Q _{3}의 컬렉터-이미터 저항은Q _{3}의 컬렉터 전류를 과도하게 제한하지 않는다. 그러므로Q _{1}과Q _{2}의 컬렉터 전류를 공급하는 이미터 전류I _{E}를 제한하지 않으면서 높은 값을 가진다. 그림4에서 이미터 저항Q _{E}는 비교적 작은 값을 가질 수 있다.Q _{3}에 대한 DC 바이어스는 전압 분배 저항R _{3}과R _{4}에 의해 결정된다. 그러므로 회로에Q _{3}의 첨가는Q _{1}과Q _{2}의 컬렉터 전류를 제한하지 않고 높은 유효 이미터 저항R _{E}를 보장한다.2.7 차동 증폭기 회로 기호그림5. 차동 증폭기 회로 (a) 1,2 입력 3 출력 (b) 1,2 입력 3,4 출력차동 증폭기 회로들은 [그림 5-6]보다 더욱 복잡하게 나타낼 수 있다. 그러나 [그림 5-7]처럼 블록으로 차동 증폭기를 나타내는 것이 훨씬 간단하다. 특히 IC 차동 증폭기는 [그림 5-7]과 같이 나타내는 것이 편리하다. [그림 5-7(a)]는 두 개의 입력과 하나의 출력을 가진 차동 증폭기이고, [그림 5-7(b)]는 두 개의 독립된 출력을 가진 두 입력 차동 증폭기의 회로 기호이다. (-)와 (+)부호는 각각 출력 3에 대한 반전과 비반전 입력을 나타낸다.3. 실험 예비 보고3.1 전류 미러란 무엇이며 왜 그것이 사용되는지와 장점을 설명하라.가장 간단한 전류미러를 나타낸 것이다. 현재에는 전압바이어스 보다는 전류바이어스를 주로 사용한다. 바이어스란 증폭기가 원하는 만큼 안정적으로 증폭하도록 dc 레벨을 맞춰준다. 일반적으로 MOS의 드레인-소스간의 전류식은 Ids=1/2(u*Cox*W/L*(Vgs-Vth)2))이다. 식에서 보시다시피 u, Cox, Vth등은 공정상으로 결정 되는 것이고, 설계상에서 바꿔 줄수 있는 것은 W/L과 Vgs다. 따라서 그림에 보인 전류 미러를 구성하는 MOS의 사이즈가 동일하다고 가정하면 게이트-소스간의 전압이 같아지기 때문에 오른쪽 mos에서 왼쪽 mos와 같은 전류라 흐르게 된다. mos를 20개를 같은 방식으로 연결해 간다면 같은 전류를 흐르는 전류 원을 20개를 만들 수 있다. 물론 사이즈 조절해서 전류값도 조절 가능하다.3.2 공통 신호란 무엇인가? 이 신호가 존재 할 때 차동증폭기가 가지는 이점은?양측 입력에서 동일하게 가해진 공통 모드 신호는 이론적으로는 출력에 나타나지 않아야 하나 실제로는 미약하지만 출력에 나타날 수가 있다. 일반적으로 잡음 전압과 같이 동상 모드 잡음은 두 입력신호에 동일하게 인가되기 때문에 이상적인 연산 증폭기에서는 잡음 신호를 충분하게 제거 할 수 있다.3.3 차동 증폭기가 꼬리저항을 가지는 회로에서 CMRR이 적당하지않다. 이 값을 증가시키는 방법은?Rss(Bias 회로의 Ro 즉 Length 증가)을 증가시킨다. CMRR에 Input Transistor의 Mismatch가 영향을 주며 Size를 크게 하거나 Layout을 Symmetric 하게 하여 줄인다.4. 실험기자재 및 부품4.1 사용기기- 직류전원(0～25V. DC)- 멀티미터(2개)4.2 사용부품- 전원 : 가변 2중 직류 정전압원- 트랜지스터 : 2N6004 2개- 저항 : 10kΩ2개, 8.2kΩ1개, 1kΩ2개- 변압기 : 1차 250v, 중간 탭이 달린 2차 25v- 스위치 : SPST스위치 2개5. 실험방법 및 순서5.1. 단일 입력5.1.1 [그림 5-8(a)]의 회로를 연결하고, 1khz 정현파를 변압기의 1차측에 인가하여, 차동 증폭기의 전원(v1)으로 사용한다. S1, S2, S3을 연다.5.1.2 컬렉터 전원 VCC를 10V로, 이미터 전원 VEE를 9V로 조정한다. S1, S2를 닫는다.5.1.3 Q1 컬렉터와 접지 사이의 직류 전압(VC1) 및 Q2 컬렉터와 접지 사이의 직류 전압(VC2)을 측정한다. 이들 전압은 거의 5V가 되어야 한다. 만약 컬렉터 전압이 5V가 아니면, 5V가 되게끔 VEE를 조정하라. 에 VC1과 VC2를 기록하라. 두 이미터 접점과 접지 사이의 전압(VE)을 측정 기록하라. 또한 VEE를 측정하고 기록하라. 이후의 실험 동안 VEE의 조정값을 변화시키지 말라. Q1의 베이스-이미터 바이어스 전압(VB1)과 Q2의 베이스-이미터 바이어스 전압(VB2)을 측정하고 에 기록하라.[그림 5-8] (a) Q1, (b) Q2에 단일 입력을 갖는 차동 증폭기 실험5.1.4 S3을 닫아라. 오실로스코프로 1KHz 입력 신호 전압(v1)을 측정하라. v1이 50mV가 될 때까지 신호 발생기의 출력을 조절하라.5.1.5 신호 발생기의 출력 신호로 오실로스코프를 외부 트리거/동기(trigger/sync)시켜라.5.1.6 Q1의 베이스에서 파형을 관찰하라. 화면상에 하나 또는 두 개의 파형이 관측될 때까지 오실로스코프를 조정하라. 기준 파형 v1이 50mv가 될 때 까지 조절하라. 이제 VOUT1, VOUT2, VE를 관찰 측정하여 에 기록하라5.1.7 S1, S2, S3을 개방하라. [그림 5-8(b)]와 같이 입력 V2가 Q2의 베이스에 가해지도록 회로를 다시 연결하라.5.1.8 S1, S2, S3을 닫아라. 그리고 과정 4.1.4, 4.1.6을 반복하라.5.2차동 모드5.2.1 S1, S2, S3을 개방하라. 앞에서 조정된 VCC와 VEE값을 바꾸지 말아야 한다.5.2.2 [그림 5-4]에서처럼 차동 모드 입력 회로를 재구성하라.5.2.3 S1, S2, S3을 닫아라. 변압기(T)이 2차측 양단에 100mVP-P 정현파가 걸리게 1KHz 신호 발생기의 출력을 조정하라. Q1과 Q2의 베이스 입력 신호 전압(베이스-접지 사이의 전압) V1과 V2는 각각 50mVP-P로 측정되어야 한다.

공학/기술| 2020.07.27| 10페이지| 1,000원| 조회(266)

전자회로실험, 차동증폭기, 예비보고서

미리보기

닫기
FET특성 및 증폭기 예비보고서

FET특성 및 증폭기예비보고서1. 실험 목적본 실험을 통해 이론을 통해 배웠던 특성곡선에 대해 확인한다.이론을 통해 배웠던 FET증폭회로에 대해 확인한다.2. 기초 이론2.1 전기장 효과 트랜지스터(FET: field effect transistor): 단극 트랜지스터 또는 FET라고도 한다. 원리는 반도체의 소스(source)에서 집전극의 드레인(drain)에 흐르는 전자류(電子流)를 게이트(gate)에 가한 전압에 의한 전기장으로 제어하는 것이다. 즉, 채널의 저항을 변화시켜 다수 캐리어의 흐름을 제어하는 것이다. FET는 접합형과 절연 게이트형(MOS형)이 있고, 다시 각각 n채널형과 p채널형으로 나눈다. 전극명은 드레인(D:drain), 소스(S:source) 및 게이트(G:gate)로 3단자이다.2.2 접합형 FET에 흐르는 전류V _{ds}가 작을 때I _{d}는V _{ds}이 비례하나,V _{ds}가 어느값 이상 커지면I _{d}는V _{ds}에 그다지 영향을 받지 않고 포화되어V _{gs}에 의해 크게 변화한다.2.3 FET 내부에서의 전자 움직임① 공핍층(depletion layer) : pn접합면에는 역전압이 가해져 있으므로 접합면 가까이의 자유 전자가 없는 영역.② 채널(channel) : n형 반도체 내에서 공핍층을 제외한 영역은 VDS에 의해 자유 전자가 이동하는 영역.③ VGS를 가할 경우 : VGS=0[V]일 때는 공핍층은 VDS에 의한 것이었지만, VGS를 증가시키면 그 전압이 역방향 전압이므로, VGS=0[V}일 때보다 공핍층이 넓어져 같은 VDS일지라도 ID는 작아진다.2.4 JFET의 구조아래 첫 번째 그림은 JFET의 구조를 나타낸 것이며, (a)는 N?채널 JFET이고 (b)는 P?채널 JFET이다. 두 번째 그림은 JFET의 전기적 심벌이다.2.5 JFET의 동작원리 및 출력특성JFET에는 gate, source, drain의 3단자가 있으며, 각 단자의 역할을 수도관에 비교하여 설명하면 , 먼저 source는 spigot으로부터 물을 공급하는 역할, gate는 입력신호를 받아 물의 흐름을 조절하는 역할을 하며, drain은 물의 흐름을 받아들이는 역할을 한다. 물의 흐름은 전자의 흐름, 즉, 전류를 상징한다.2.6 JFET의 전달특성(transfer characteristic)FET 회로의 설계 및 해석에는 출력 특성곡선 보다 transfer characteristic이 더욱 유용하게 쓰인다. Transfer characteristic은 VDS를 일정하게 만든 상태에서V _{gs}와 포화전류I _{d}의 관계를 나타낸 것이다. 전달 특성은 Shockley방정식이라 불리는 다음의 식으로 표현이 된다.3. 실험 예비 보고3.1 FET의 특성을 트랜지스터 및 진공관과 비교하라.FET는 트랜지스터와 달리 전압제어소자이다. 또한 트랜지스터에 비해 증폭도와 집적회로면적, 전력소모가 작다. 그리고 진공관은 진공이라는 매체를 사용한다. 진공관 내의 진공에서 전류가 흐르는 에디슨 효과의 특성을 가지고 있다. 그리고 열전자 방사라는 특성으로 금속에 열을 가하면 전자가 튀어나오고 그 전자를 매개로 삼아 진공관 내에 전류의 흐름 정도를 제어하는 것이다. 전압을 가해서 열을 올리는 것으로 이 전압을 히트 전압이라고 한다. FET의 입력전압과 똑같은 것이다.3.2 FET의 장단점을 열거하라.FET의 장점은 구동전류(게이트 전류)가 거의 흐르지 않기 때문에 전력 사용 효율이 소전력을 사용한다. 동급의 전력을 취급시 드레인 소스간 전압 강하가 TR에 비해서 작기 때문에 전력 이용률이 높다.FET의 단점은 직선 증폭 작용이 TR과 비교할 때 비선형이고 게이트 전압의 드라이브가 까다롭기 때문에 단순한 스위칭의 용도로는 적합하나 직선 증폭용으로는 부적합하다.3.3 MOSFET의 구조, 표시구호 및 동작원리를 설명하라.MOSFET은 전도채널의 형식에 따라 n-채널과 p-채널로 구분되며 각각 구조상 증가형과 공핍형으로 구분한다. 증가형은 게이트 전압이 0일때에는 드레인 전류가 흐르지 않으며 게이트 전압 증가에 따라 출력 전류가 증가한다. 공핍형은 게이트 전압이 0일때에도 드레인 전류가 흐르며 게이트 전압이 역 바이어스로 증가하면서 감소하는 특징이 있다.소스와 드레인 사이의 게이트 전압에 의해 조절된다. P형 기판인 실리콘에는 전류의 자유전자의 수가 매우 적으므로 소스와 드레인 사이에 높은 전압을 가해도 기판의 저항이 너무 크기 때문에 전류가 흐를 수 없다. 그러나 게이트 전압을 가하면 중간의 절연체인 Oxide 경계면에 전자가 모이게 되어 전도채널이 형성되어 전류가 통하게 된다.그림 1. MOSFET의 구조그림 2. MOSFET의 기호3.4 식2를 이용하여 출력특성곡선(i _{D} -v _{DS} ) 및 전달특성곡선(i _{D} -v _{GS} ) 상에서 3정수를 구하는 방법을 설명하라.3.4.1 상호컨덕턴스g _{m}-Q점에서의 x축 변화량과 y축 변화량으로 나타낼 수 있다. Y축 변화량을 x축 변화량으로 나눈 값이다.3.4.2 출력 임피던스r _{d}출력특성곡선의 기울기 변화량이r _{d}가 된다. 그림의 출력특성곡선에서 보는바와 같이 x축 변화량V _{DS}를 y축 변화량I _{D}로 나눈 값이 출력 임피던스r _{d}가 된다.3.4.3 증폭정수증폭정수 μ는 출력 임피던스r _{d}와 상호컨덕턴스g _{m}의 곱으로 구할 수 있다.3.5 고정바이어스와 자기바이어스의 방법을 각각 전달특성을 통하여 설명하라.고정바이어스는 게이트 쪽에 역방향 전압을 인가해 주어서 역방향 바이어스를 걸어 동작하게 하는 것이다. 실제로 두 바이어스의 전달 특성 곡선에서 동작점의 차이점을 살펴보면 고정바이어스가 변동폭이 적고 안정적인 것을 볼 수 있다. 자기바이어스가 동작점이 불안정한 것은 회로 자체의 전류흐름에 의한 전압강하이기 때문에 온도상승 등과 같은 외적 요인들로 전류의 흐름이 변화하여 바이어스가 환경의 영향을 받을 수 있기 때문이다. 하지만 자기 바이어스는 추가의 전압원이 필요치 않는 장점을 가진다. 자기 바이어스는 JFET 바이어스의 가장 일반적인 유형으로써 게이트에 저항만 달고 0V로 전압을 걸고 Is가 Rs에 흘러서 전압 강하를 발생시켜 이것이 게이트와 소스상이에 역방향 바이어스가 되어 동작하게 되는 것이다.3.6 식4 ~ 식6이 성립함을 보여라.5번식에서 게이트의 내부저항이 무한으로 크다고 생각하고 내부저항과 Rc와의 병렬 합성 저항은R _{i}값임을 알 수 있다. 6번식의 Ro값 또한 내부저항R _{d}값보다 10배 이상 크기 때문에 내부저항과R _{d}값을 병렬합성저항으로 구해도R _{d}값과 큰 차이가 없다. 4번식에서 내부 저항을 무시하게 되면K _{v} =-g _{m} R _{d}가 된다.4. 실험기자재 및 부품4.1 사용기기- 직류전원(0～20V. DC)- 직류전원(0～10V. DC)- 멀티미터(2개)

공학/기술| 2020.07.27| 11페이지| 1,000원| 조회(221)

전자회로실험, 예비보고서, FET증폭회로

미리보기

닫기