wsk5468 스토어

wsk5468

개인인증

팔로워5 팔로우

소개

등록된 소개글이 없습니다.

전문분야 공학/기술

판매자 정보

학교정보

입력된 정보가 없습니다.

직장정보

입력된 정보가 없습니다.

자격증

입력된 정보가 없습니다.

판매지수

판매중 자료수

20개
전체 판매량

236개
최근 3개월 판매량

0개
자료후기 점수

평균A
자료문의 응답률

25%

전체자료 20개

14주차 Digital CMOS Circuit 예비보고서

결 과 보 고 서학 과학 년학 번조성 명전자공학실험 제목Digital CMOS Circuit실험 목적MOSFET을 이용한 digital 회로를 설계하고 그 동작을 이해한다.실험 내용Lab 1. CMOS NAND GatePMOS 2개, NMOS 2개를 이용하여 CMOS NAND Gate를 설계VDD는 3V로 고정VA : 3VPP, 1kHz, 사각파 (offset = 1.5V)VB : 3VPP, 2kHz, 사각파 (offset = 1.5V)오실로스코프로 VO 확인NAND의 진리표를 작성하고 실험 결과와 비교Lab 2. CMOS NOR GatePMOS 2개, NMOS 2개를 이용하여 CMOS NOR Gate를 설계VDD는 3V로 고정VA : 3VPP, 1kHz, 사각파 (offset = 1.5V)VB : 3VPP, 2kHz, 사각파 (offset = 1.5V)오실로스코프로 VO 확인NOR의 진리표를 작성하고 실험 결과와 비교Lab 3. CMOS AND/OR GatePMOS 3개, NMOS 3개를 이용하여 CMOS AND Gate를 설계VDD는 3V로 고정VA : 3VPP, 1kHz, 사각파 (offset = 1.5V)VB : 3VPP, 2kHz, 사각파 (offset = 1.5V)오실로스코프로 VO1 확인AND의 진리표를 작성하고 실험 결과와 비교CMOS OR Gate를 설계하고 1~5)를 반복 수행실험 결과 및 고찰Lab 1. CMOS NAND GatePMOS와 NMOS를 두 개씩 사용하여 설계한 NAND gate다. PMOS중 하나만 LOW 입력이 들어가면 pull-up되고, NMOS두개 모두에 HIGH 입력이 들어가면 pull-down되는 회로이다. 따라서 두 입력 중 하나는 high, 하나는 low인 경우 출력은 high가 되고, 두 입력이 모두 high면 출력은 low, 두 입력이 모두 low면 출력은 high가 될 것이다.위와 같이 두 입력이 1(high)일 때만, 직렬로 연결된 두 NMOS가 켜져 출력이 LOW (0)가 되는 것을 확인할 수 있었다. 둘 중 하나의 입력이 low라면 PMOS에서 pull-up 동작이 일어나고 직렬로 연결된 nmos에 의한 pull down은 일어나지 않는다. 그리고 두 입력이 모두 low일 때 두 NMOS 모두 꺼지고 PMOS는 모두 켜지므로 pull-up이 일어나 출력은 high가 된다.위 관찰결과를 바탕으로 truth table을 작성하면 다음과 같다.ABOUT001011101110Lab 2. CMOS NOR GateNMOS와 PMOS를 두 개씩 사용하여 설계한 NOR gate 회로이다. 두 입력이 모두 low면 두개의 PMOS는 켜지고 NMOS는 모두 꺼져서 HIGH 출력이 되고, 두 입력이 모두 HIGH 인 겨우에는 두 PMOS는 꺼지고 NMOS가 켜져서 pull down동작하여 출력은 low가 된다. 그리고 두 입력중 하나는 high, 하나는 low가 되면 pull-up 동작은 일어나지 않고 병렬연결된 NMOS에 의해 pull-down이 일어나 출력은 low가 된다.위와 같이 한 주기의 1/4동안만 1이 된다는 것을 확인할 수 있었지만, 오실로스코프가 trigger 되는 순간이 일치하지 않아서 dc 전압을 주고 truth table을 작성했다.VA=HIGHVB=HIGHVOUT=LOWVA=LOWVB=HIGHVOUT=LOWVA=HIGHVB=LOWVOUT=LOWVA=LOWVB=LOWVOUT=HIGH위의 측정을 통해 NOR GATE의 이론적인 동작을 확인하였다. 두 입력의 전압이 높을 때 PMOS는 OFF, NMOS는 ON 상태이므로 출력에 연결된 노드의 전압은 NMOS에 의해 pull down 되어 0이 된다. 두 입력중 하나만 high인 경우에는 직렬 연결된 PMOS는 모두 켜진게 아니므로 pull-up이 일어나지 않고 병렬연결된 NMOS중 하나가 pull down 동작을 하여 출력이 LOW가 된다. 마지막으로 두 입력의 전압이 모두 LOW일 때 직렬인 PMOS들이 ON되어 pull-up동작이 일어나고 두 NMOS가 꺼져서 OFF되므로 출력은 HIGH가 된다. 이를 바탕으로 truth table을 작성하면 다음과 같다.ABOUT001010100110Lab 3. CMOS AND/OR Gate3-1) AND gate첫번째 실험에서 만든 NAND gate에 CMOS Inverter를 cascade로 연결하여 AND gate의 동작을 하도록 설계했다.위 그림에서 확인한 결과는 inverter 전후의 출력이 트리거되는 시점또는 위상이 달라서 dc전압으로 다시 분석했다.VA=HIGHVB=HIGHVOUT=HIGHVA=LOWVB=HIGHVOUT=lowVA=HIGHVB=LOWVOUT= LOWVA=LOWVB=LOWVOUT= LOW이 회로는 실험 1에서 설계한 NAND GATE의 출력에 단순히 inverter를 거치는 회로이므로 출력신호의 논리값은 실험1에서와 정확히 반대가 되는 것을 확인할 수 있다.위의 결과를 바탕으로 TRUTH TABLE을 작성하면 다음과 같다.ABOUT*************-2) OR gate마찬가지로 두번째 실험에서 설계한 NOR gate에 Inverter회로를 cascade 하여 OR gate의 동작을 하도록 하였다.오실로스코프를 통해서 NOR GATE가 inverter를 통과하여 신호가 반전되는 것을 확인할 수 있다.직류전압을 인가해 출력을 다시 분석했다.VA=HIGHVB=HIGHVOUT=LOWVA=LOWVB=HIGHVOUT=HIGHVA=HIGHVB=LOWVOUT= HIGHVA=LOWVB=LOWVOUT= HIGH이 회로는 실험 2에서 설계한 NOR gate에 inverter만 cascading 하여 설계한 회로이므로 NOR GATE의 출력과 정확히 반대가 됨을 확인할 수 있다.TRUTH TABLE을 작성하면 다음과 같다.ABOUT000011101111

공학/기술| 2021.11.08| 9페이지| 1,000원| 조회(96)

digital, 기초실험, CMOS, circuit, 기실

미리보기

닫기
14주차 Digital CMOS Circuit 예비보고서

예 비 보 고 서학 과학 년학 번조성 명전자공학과실험 제목Digital CMOS Circuit실험 목적CMOS 소자의 특성을 이해하고 그를 활용한 inverter를 설계할 수 있다.기초 내용Digital CMOS Inverter의 DC동작 특성Figure SEQ Figure * ARABIC 1CITATION Beh4 p 823 l 1042 [1, p. 823]이상적인 inverter의 동작은 Figure 1과 같다. inverter는 입력 1에 대해 0의 출력값을, 0의 입력에 대해 1의 출력 값을 가진다. 특이 inverter가 이상적일 경우 특정전압 V1에서 Figure 1과 같이 논리 0의 값으로 변하게 된다. 이는 V1에서 입력에 대한 출력의 변화 비율이 무한대임을 나타낸다. 하지만 실제 인버터는 아래 Figure 2와 같이 점진적인 transition이 일어난다.Figure SEQ Figure * ARABIC 2CITATION Beh4 p 825 l 1042 [1, p. 825]즉 입력값이 바뀌고 그에 따라 출력의 논리값이 바뀌는데 어느 정도 delay time이 필요하다.AC신호 인가 시 Digital CMOS Inverter의 스위칭 특성입력 논리 신호가 노이즈로 인해 감소하게 되면 출력 또한 이상적인 논리값 1과 0에서 벗어나는 오차가 발생한다. 이 때 허용하는 노이즈의 최대치를 정량화한 것이 noise margin(NM)이다.Figure SEQ Figure * ARABIC 3CITATION Beh4 p 828 l 1042 [1, p. 828]위와 같이 소신호 이득의 크기가 1보다 작게 되는 지점에서는 출력값이 상대적으로 영향을 덜 받고 유지된다고 가정한다.Figure SEQ Figure * ARABIC 4CITATION Beh4 p 832 l 1042 [1, p. 832]위 그림과 같이 입력과 출력이 서로 가로지르면서 진행할 때, 출력이 low에서 high로 가는 지연시간을 TPLH, 그 반대로 가는 지연시간을 TPHL라고 한다. 이 두 가지 시간은 짧을수록 CMOS의 속도 특성이 빠르다는 것을 알 수 있다.참고 문헌BIBLIOGRAPHY[1]B. Razavi, Fundamentals of Microelectronics, WILEY.

공학/기술| 2021.11.08| 2페이지| 1,000원| 조회(92)

기초실험, 기실, CMOS circuit

미리보기

닫기
10주차 BJT의 I-V Characteristic 결과보고서(ㅇㅎ대, A+족보)

결 과 보 고 서 학 과 학 년 학 번 조 성 명 전자공학과 실험 제목 BJT의 I-V 특성 실험 목적 BJT의 I-V특성을 알아본다. 실험 내용 Lab 1. BJT 특성 eq oac(○,1) 왼쪽의 회로를 구현한다. (R값은 멀티미터로 실측값 확인) eq oac(○,2) = 6V로 고정하고 VBB전압을 0~6V (전류가 급격히 변하는 구간에서 촘촘한 간격으로)로 바꾸면서 , , , , 를측정하고표로정리 eq oac(○,3) eq oac(○,2)에서 정리한 표를 토대로 β값을 계산한다.  데이터시트에 제공된 값과 비교한다. Lab 2. BJT 특성 eq oac(○,1) Lab 1의 회로를 그대로 활용한다. eq oac(○,2) = 2V로 고정하고 전압을 0 ~ 6V (전류가 급격히 변하는 구간에서 촘촘한 간격으로) 로 바꾸면서 , , , , 를 측정하고 표로 정리한다. eq oac(○,3) = 4V로 바꾸고 eq oac(○,2)를 반복한다. eq oac(○,4) 두 조건에 대해 그래프를 대략적으로 그리고 를 추출한다. Lab 3. Resistive Divider Biasing eq oac(○,1) (R1=22kΩ, R2= ~10kΩ가변저항, RC=1kΩ) 왼쪽의 회로를 구현한다. (R값은 멀티미터로 실측값 확인) eq oac(○,2) = 6 V로 고정하고 가변저항을 조절하며 (전류가 급격히 변하는 구간에서 촘촘한 간격으로), , , , , 를 측정하고 표로 정리한다. 실험 결과 및 고찰 Lab 1. BJT 특성 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.75 0.8 0 0.1 0.2 0.3 0.4 0.5 0.59 0.69 0.75 6 6 6 6 6 6 5.94 5.52 5.3 4.96 6 5.9 5.8 5.7 5.6 5.5 5.35 4.83 4.21 0 0 0 0 0 0.01 0.47 2.27 3.75 5.05 0 0 0 0 0 0.001 0.073 0.842 1.549 2.354 0.85 0.9 0.95 1 2 3 4 5 6 0.82 0.87 1.5 2.01 2.68 3.27 3.82 4.67 4.38 3.99 3.61 0.17 0.14 0.12 0.11 0.11 3.56 2.74 -1.33 -1.87 -2.56 -3.16 -3.71 6.57 8.54 10.19 12.17 50.3 89.3 130.38 170.4 213.6 2.930 3.984 4.787 5.490 5.880 5.908 5.918 5.925 5.933 그래프에서 알 수 있듯이, 일 때까지는 BJT에 전류가 아예 흐르지 않는 cutoff영역이다. 그리고일 때 , 일 때 이므로 Saturation Region과 Forward Active Region의 경계는 에서 존재함을 알 수 있다. 에 따라 변화하는 컬렉터 전류의 변화를 관찰한 그래프이다. 이 그래프에 의하면, 일 때부터 가 증가하다가, 부터 컬렉터 전류는 로 일정한 값을 유지한다. 따라서 이 트랜지스터의 BE접합의 turn on 전압은 약 0.7V로 볼 수 있다. 가 높아지면서 가 6mA로 수렴하는 것은, BE접합에서 확산되어 퍼진 전자들이 컬렉터로 드리프트 되면서 흐르는 전류가 이기 때문인데, 드리프트 속도는 무한정으로 커질 수 없고 제한되어 있기 때문이다. 위의 그래프는 Ic의 변화에 따른 β()의 값을 나타낸 것이다. Datasheet를 참고하면 β의 값은 의 값에 따라 달라지는 경향이 있다. 하지만 datasheet에서는 로 일정할 때, 에서 β=100으로 큰 값을 가진다는 사실을 알 수 있었다. 이번 실험에서는 의 값이 증가함에 따라 의 값이 감소하여 다소 다른 경향성을 보였다. 또한 datasheet에는 β의 최댓값이 300으로 되어 있었지만, 실험에서 측정하였을 때는 최대 450까지 측정되기도 하였다. Lab 2. BJT 특성 위와 같이 회로를 구성한 후, 로 고정한 후 를 스윕하면서 , , , , 의 변화를 관찰하였다. 0 3.25 -630 634 137 0 0.4 11.2 -630 641 136 0.389 0.8 17.4 -630 647 135 0.783 1 20.1 -629 650 135 0.98 1.2 22.6 -629 652 135 1.18 1.6 27 -629 656 134 1.57 2 30.9 -629 659 134 1.97 2.4 34.4 -628 663 134 2.37 2.8 37.4 -628 665 133 2.76 3 38.9 -628 667 133 2.96 3.2 40.3 -628 668 133 3.16 3.6 42.9 -627 670 133 3.56 4 45.3 -627 672 133 3.95 4.4 47.6 -627 674 133 4.35 4.8 49.8 -626 676 132 4.75 5 50.8 -626 677 132 4.95 5.2 51.8 -626 678 132 5.15 5.6 53.7 -626 679 132 5.55 6 55.6 -625 681 132 5.94 위의 표에서 알 수 있듯, Vcc를 0부터 6V까지 올리면서 관찰하면 항상, 이 되어 saturation 영역에 놓임을 알 수 있다. 위의 표를 바탕으로 특성 곡선을 그리면 다음과 같다. 마찬가지로로 고정한 후 를 스윕하면서 , , , , 의 변화를 관찰하였다. 0 3.3 -653 657 334 0 0.4 6.84 -653 660 334 0.393 0.8 9.99 -653 663 334 0.79 1 11.4 -653 665 334 0.989 1.2 12.8 -653 666 333 1.19 1.6 15.4 -653 668 333 1.58 2 17.8 -653 671 333 1.98 2.4 20 -653 673 333 2.38 2.8 22 -653 675 333 2.78 3 23 -653 675 332 2.98 3.2 23.9 -652 676 332 3.18 3.6 25.7 -652 678 332 3.57 4 27.4 -652 680 332 3.97 4.4 29 -652 681 332 4.37 4.8 30.5 -652 682 332 4.77 5 31.2 -652 683 332 4.97 5.2 31.9 -652 684 332 5.17 5.6 33.3 -652 685 331 5.57 6 34.7 -652 686 331 5.97 위의 표에서 알 수 있듯 항상, 이 되어 saturation 영역에 놓임을 알 수 있었다. tinkercad에서 회로를 위와 같이 시뮬레이션 했을 때는 BJT가 deep saturation 영역에 놓여 있어 얼리효과 현상을 관찰할 수 없었다. CITATION Beh5 p 148 l 1042 [1, p. 148]얼리효과는 BC접합면의 deplation region이 넓어져 실질적인 베이스의 너비가 좁아짐에 따라 전자농도 기울기가 더 커져서 발생하는 현상(얼리효과)이다. 얼리효과가 반영된 Ic는 다음과 같다. 얼리효과를 관찰하기 위해 를 500kΩ으로 늘리고 얼리효과가 포함된 컬렉터 전류의 관계식을 이용했다. 위의 두 식을 연립하면 는 소거할 수 있으므로 대략적인 는 86.58V로 계산된다. Lab 3. Resistive Divider Biasing 위와 같이 회로를 구성한 후, 로 고정한 후, 가변저항을 조절하며 , , , , , 를 측정하였다. (가변저항 를 변화시키는 동안 회로에 놓인 가변저항을 직접 측정하지 못해 가변저항에 걸린 전압과 흐르는 전류의 비로 가변저항의 값을 구했다.) tinkercad에서 가 0으로 측정되지 않는 구간은 가 1일 때부터이므로 부터 측정했다. 0 6 6 0 0 0 0.5 6 5.71 286 0 0 1 5.96 5.42 545 0 0.0362 1.05 5.91 5.34 570 0 0.0934 1.1 5.76 5.17 594 0 0.236 1.15 5.42 4.81 617 0 0.576 1.2 4.69 4.05 638 0 1.31 1.25 3.32 2.66 657 0 2.68 1.3 1.21 0.542 671 16.3 4.79 1.4 0.0886 -0.589 678 48 5.91 1.5 0.0702 -0.609 679 79.4 5.93 1.6 0.0613 -0.619 680 107 5.94 1.8 0.0517 -0.63 681 153 5.95 2 0.0464 -0.636 682 191 5.95 3 0.0364 -0.649 686 303 5.96 4 0.0331 -0.654 687 360 5.97 5 0.0314 -0.656 688 394 5.97 6 0.0304 -0.658 688 416 5.97 7 0.0298 -0.659 689 433 5.97 8 0.0293 -0.66 689 445 5.97 9 0.0289 -0.66 689 455 5.97 10 0.0287 -0.661 689 462 5.97 우선 가 일정 전압(문턱 전압)을 넘기지 못하면 트랜지스터는 전류를 흘리지 못해 cutoff영역이 된다. 또한 위의 실험 결과로 R2=1.4kΩ일 때부터 이 되는 것을 관찰할 수 있었다. 즉 R2가 1.3kΩ이하일 때 BJT는 saturation영역이고, 1.4kΩ이상일 때는 forward active 영역임을 알 수 있다. Lab 1에서 실험한 것과 마찬가지로,

공학/기술| 2021.11.08| 9페이지| 1,000원| 조회(225)

BJT, 기초실험, 기실, i-v특성, I-V characteristic

미리보기

닫기
12주차 MOSFET I-V Characteristics 예비보고서(ㅇㅎ대, A+족보)

예 비 보 고 서학 과학 년학 번조성 명전자공학과실험 제목MOSFET I-V Characteristics실험 목적실험을 통해 mosfet의 전기적 특성을 확인한다.기초 내용MOSFET의 구조Figure SEQ Figure * ARABIC 1 CITATION Bez p 285 l 1042 [1, p. 285]MOSFET은 Figure 1 과 같이 금속 전도성 판으로 이루어진 게이트와 도핑된 반도체 기판 사이에 산화물 절연체(유전체)가 끼어 있는 형태의 구조로 이루어져 있다. 산화물 절연체와 닿아 있는 반도체가 p형 반도체일 때, 전류가 흐르게 하기 위해, 전선을 p형 반도체에 직접 붙이지 않고 도핑 농도가 높은 n형 반도체를 통해 붙인다. 이 두 단자가 Source, Drain이다. 이러한 MOSFET을 NMOS라고 하며, n형 반도체 기판에 p형 반도체를 통해 전선을 붙인 것이 PMOS다.MOSFET 동작 원리Figure SEQ Figure * ARABIC 2CITATION Bez p 287 l 1042 [1, p. 287]NMOS의 gate에 충분한 양의 전압이 가해지는 경우를 생각하자. 이때 게이트 단자는 절연되어 있으므로 전류는 흐르지 않는다. 대신 게이트에서 기판의 바닥을 향하는 전기장이 형성될 것이다. NMOS의 기판은 p형 반도체로 이루어져 있으므로 major carrier인 정공은 전기장의 방향을 따라 아래로 이동하고, minor carrier인 전자는 전기장의 반대방향인 게이트 쪽으로 이동하여 정공을 채울 것이다. 그리고 게이트 전압이 특정 전압을 넘어가는 순간, 게이트에는 전자들이 더 몰리지만 더 이상 채울 정공이 남지 않는 순간이 오게 되고, 이 때부터 생기는 전자들은 자유전자로써 행동한다. 이 자유전자들이 모여 전자가 이동할 수 있는 channel이 생기는 게이트의 최소전압을 문턱전압(VTH)이라고 한다.문턱전압보다 큰 게이트 전압을 인가하여 channel이 형성된 NMOS에 양의 드레인 전업을 인가하면, 채널을 통해 연결되는 드레인과 소스 사이에 전기장이 형성되어 드리프트에 의해 전류가 흐른다. 왼쪽 그림은 게이트 전압이 클수록 자유전자 채널이 두꺼워져 전도성이 좋아지므로 같은 드레인 전압을 인가해도 더 많은 전류를 흘린다는 것을 보여준다. Mosfet의 채널 길이와 산화물 두께는 mosfet이 만들때부터 결정되지만, mosfet의 폭은 사용자에 의해 조절될 수 있고, 이는 더 많은 mosfet을 병렬로 연결한 것과 같은 효과를 나타내어 전류를 더 잘 흐르게 함을 알 수 있다.핀치오프 현상: 드레인 전압이 충분히 높아서 VG-VDVTH가 되면 드레인 근처에서 channel이 더 이상 존재하지 않게 되는 현상이다. 하지만 VD>VG-VTH가 되면 드레인과 기판 접합의 depletion region의 강한 전기장의 영향을 받아 채널 끝에 있는 전자들이 빠른 속도로 쓸려 가게 된다. 하지만 이 상태에서 드레인 전압이 더 커져도 드레인 전류에는 큰 영향을 미치지 못하고, 이 상태를 saturation이라고 한다.전압 조건에 따른 MOSFET의 동작 영역Figure SEQ Figure * ARABIC 4CITATION Bez p 301 l 1042 [1, p. 301]3-1) triode 영역Triode 영역에서 mosfet의 I-V특성을 알기위해 채널에서의 전하밀도를 알아야 한다. 드레인에는 전압이 인가되지 않고 게이트에만 전압이 인가된 mosfet을 고려하자. 게이트에 인가한 전위차에 의해 계면에 전하가 모이는 특성을 표현하는 면적당 커패시턴스를 Cox[F/m2]로 나타내면 채널을 따라 형성되는 길이당 커패시턴스는 WCox[F/m] 이다. 이때 W는 mosfet의 폭이다. 채널이 형성되는 것은 VGS가 VTH보다 클 때라는 사실과 Q=CV라는 사실을 고려하면 길이당 전하밀도는Q= WCox(VGS-VTH) [C/m]이 상태에서 드레인 전압을 인가하면, 드레인 전압에 의한 채널전위 V(x)에 의해 다음과 같다.Q= WCox[VGS-V(x)-VTH] [C/m]전하가 이동하는 속도를 v[m/s]라고 하면, 다음과 같이 드레인 전류를 유도할 수 있다.Figure SEQ Figure * ARABIC 5 CITATION Bez p 297 l 1042 [1, p. 297]따라서 ID는 VDS에 대해 포물선 형태의 그래프를 그리며 증가하는 것을 알 수 있다.3-2) saturaton영역Figure SEQ Figure * ARABIC 6 CITATION Bez p 305 l 1042 [1, p. 305]드레인-소스 전압이 overdrive voltage()를 넘어가는 순간부터 채널의 핀치오프 현상이 발생하기 시작함과 동시에 mosfet은 포화영역(saturation region)에 놓인다. 핀치오프 현상에 의해 채널의 길이가 짧아지면서 앞서 구한 적분식에서 적분구간은 채널이 존재하는 구간(0~L1)에서만 적분을 수행해야 한다. 따라서 정확한 드레인 전류의 식은이고, L1 대신 보정항을 곱하여 표현하면 다음과 같다.참고 문헌BIBLIOGRAPHY[1]B. Razavi, Fundamentals of Microelectronics, WILEY.

공학/기술| 2021.11.08| 3페이지| 1,000원| 조회(144)

MOSFET, 기초실험, I-V 특성, I-V characteristics

미리보기

닫기
10주차 BJT의 I-V Characteristic 예비보고서(ㅇㅎ대, A+족보)

예 비 보 고 서학 과학 년학 번조성 명전자공학과실험 제목BJT의 I-V Characteristics실험목적BJT(Bipolar Junction Transistor)의 특성과 동작을 파악한다.기초 이론BJT의 동작 원리Figure SEQ Figure * ARABIC 1 CITATION Beh3 p 126 l 1042 [1, p. 126]npn BJT의 구조BJT는 불순물이 도핑된 3개의 반도체(base, emitter, collector)가 접합된 트랜지스터다. 얇은 P-type 반도체가 n-type 반도체 사이에 삽입되어 있는 npn 트랜지스터와 n-type 반도체가 p-type 반도체 사이에 삽입되어 있는 pnp트랜지스터로 구분된다. BJT는 적절한 영역(Forward Active Region 또는 Soft Saturation 영역)에서 바이어스 되어 있을 때 전압종속 전류원(VCCS)로써 동작한다.Figure SEQ Figure * ARABIC 2 CITATION Beh3 p 128 l 1042 [1, p. 128]npn BJT에 전류가 흐르는 과정Figure SEQ Figure * ARABIC 3 CITATION Beh3 p 158 l 1042 [1, p. 158]pnp BJT에 전류가 흐르는 과정Figure 2에 npn BJT가 Forward Active Region일 때 전류가 흐르는 메커니즘이 그림으로 나타나 있다. B-E접합은 순방향으로 바이어스되어 있어 BE 접합에 전류가 흐르는 다이오드의 동작으로 이해할 수 있다. 이에 의해 정공은 베이스에서 이미터로, 전자는 이미터에서 베이스로 흐른다. BE접합이 순방향으로 바이어스 되어 있지 않았다면, 접합면의 built-in potential때문에 전위장벽을 넘지 못하여 전류가 흐르지 못했을 것이다. 바이어스 전압은 이 전위장벽을 없애 주어 캐리어가 확산되어 전류가 흐를 수 있도록 한다. 이 때 이미터는 진하게 도핑되어 있어서 많은 양의 전자가 베이스로 흐른다.이 때 이미터에서 베이스로 확산된 전자들은, 역방향으로 바이어스된 B-C 접합에 의해 넓어진 depletion region에 생기는 강력한 전기장에 의해 드리프트되어 컬렉터로 흐른다. 전자의 흐름을 요약하자면, 이미터에 있던 자유전자가 베이스로 확산되고, 이 전자들이 다시 컬렉터로 드리프트 되어 전류가 흐르는 것이다.Pnp BJT의 경우 전류를 흐르게 하는 다수 캐리어가 전자가 아닌 정공이라는 차이점이 있다.전압조건에 따른 BJT의 동작 영역Figure SEQ Figure * ARABIC 4 에 따른 BJT의 동작영역2-1) Forward Active Region(순방향 능동모드)Forward Active Region은 베이스-이미터 접합이 순방향 바이어스, 베이스-컬렉터 접합이 역방향 바이어스 되어 있는 영역을 말한다. BJT의 동작 원리에서 설명한 것과 같이, BE접합의 순방향 전압에 의해 BE접합의 퍼텐셜 장벽이 낮아져 이미터의 다수 캐리어가 베이스로 이동하고, 베이스로 이동한 캐리어는 BC접합의 depletion region의 전기장에 의해 컬렉터로 이동하여 전류가 흐르게 된다. 따라서 npn BJT가 Forward Active이면 이고, pnp BJT가 Forward Active이면 이다.Npn BJT에서 컬렉터에 흐르는 전류는 BE접합의 전자농도 차이로부터 유도할 수 있다. 를 이미터의 도핑동도, 를 베이스의 폭이라 하면확산전류의 공식에 의해이 때, 베이스의 폭 는 BC접합의 역방향 전압이 커질수록 depletion 영역이 넓어짐에 따라 줄어들 수 있다. 이를 early effect라고 하며, 많은 경우에 이 효과로 인한 전류변화가 크지 않아 무시하고 회로를 설계하기도 한다.Figure 5를 참고하면, 베이스에 흐르는 전류는 두가지 요인으로 설명될 수 있다. 하나는 순방향 바이어스에 의해 베이스에서 이미터로 주입되는 캐리어(npn BJT의 경우 정공)에 의한 것이고, 두번째는 이미터에서 베이스를 거쳐 컬렉터로 이동하는 반대극성 캐리어와의 재결합(npn BJT의 경우 전자와의 재결합)이다. 따라서 는 와 의 일정 부분의 조합으로 볼 수 있다. 일반적으로 컬렉터와 베이스의 전류는 다음 관계로 나타낸다.이미터의 전류는 컬렉터 전류와 베이스 전류의 합이므로따라서 Forward Active 영역(BE접합이 순방향 바이어스, BC접합이 역방향 바이어스)일 때 베이스 전류에 대해 컬렉터에서 만큼의 전류이득이 발생한다는 사실도 알 수 있다. 한편, 베이스의 전류는 퍼텐셜 장벽이 낮아질수록 많이 흐르므로, 컬렉터의 전류를 베이스의 전압으로 제어할 수 있다고 해석할 수 있다. 따라서 BJT의 large-signal model은 Figure 6와 같다.Figure SEQ Figure * ARABIC 6 CITATION Beh3 p 151 l 1042 [1, p. 151]능동모드에서의 BJT 대신호 모델2-2) Saturation Region(포화영역)베이스-이미터 접합과 베이스-컬렉터 접합이 모두 순방향으로 바이어스 되어 npn BJT에서 >0, >0, pnp BJT에서 >0, >0 이 되면 트랜지스터는 포화영역에 있다고 한다. 포화영역에서는 두 접합(베이스-이미터 접합, 베이스-컬렉터 접합) 모두가 순방향으로 바이어스 되므로 베이스에서 컬렉터로, 베이스에서 이미터로 전류가 흐른다.Figure SEQ Figure * ARABIC 8 CITATION Beh3 p 156 l 1042 [1, p. 156]가벼운 포화영역의 BJT 대신호모델2-2-1) 가벼운 포화영역(npn BJT에서 일 때)가벼운 포화영역에서, 베이스-컬렉터 접합의 전류는 컬렉터 전류에 비해 매우 작아 무시할 수 있으므로 가벼운 포화는 트랜지스터가 VCCS(전압종속 전류원)으로써 동작하는데 허용된다. 하지만 포화영역에서 BJT의 는 감소한다. 따라서 가벼운 포화영역에서 BJT의 동작을 대신호모델로 나타내면, 베이스와 컬렉터 사이에 전압차를 가지고 전류가 흐르므로, 능동모드의 대신호 모델에 B, C사이에 다이오드를 연결한 것과 같은 모델이 된다. (Figure 8)2-2-2) 깊은 포화영역베이스-컬렉터 접합이 더욱 순방향으로 바이어스된 깊은 포화영역에서, 다량의 정공이 BC접합을 통과하게 되므로 베이스 전류는 급격히 증가하고, 가 급격히 감소한다. 따라서 BJT는 더 이상 VCCS(전압종속 전류원)으로써의 동작을 하지 못하고, 가 일정한 값으로 수렴하게 된다. (Figure 9)참고 문헌BIBLIOGRAPHY[1]B. Razavi, Fundamentals of Microelectronics, WILEY.

공학/기술| 2021.11.08| 4페이지| 2,500원| 조회(131)

BJT, 기초실험, 기실, i-v특성, I-V characteristic

미리보기

닫기