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전자회로실험 과탑 A+ 예비 보고서 (실험 3 정전압 회로와 리미터)

예비 보고서실험 03_정전압 회로와 리미터과목학과학번이름1 실험 개요[실험 02]에서는 다이오드가 한 방향으로만 전류를 흐르게 하는 특성을 이용하여 정류회로로 활용할 수 있음을 확인하였다. 이번 실험에서는 다이오드의 전압 강하 특성과 제너 다이오드의 항복 전압을 활용하여 전압 레귤레이터를 구성하고 그 특성을 확인하고자 한다. 이를 통해 정류회로의 리플을 줄이고 부하 전류의 변화에 따른 출력 전압의 변화를 최소화할 수 있다. 또한, 다이오드를 이용한 리미팅 회로를 구성하고 입력-출력 특성을 분석해 볼 것이다.2 실험 기자재 및 부품- DC 파워 서플라이- 디지털 멀티미터- 오실로스코프- 함수 발생기- 1N4004(1개)- 1N4728(1개)- 저항- 커패시터3 배경 이론PN 접합 다이오드를 이용한 전압 레귤레이터[실험 02]에서 사용한 정류회로의 출력 전압은 리플이 커서 이를 DC에 가깝게 만들기 위해서는 전압 레귤레이터가 필요하다. 전압 레귤레이터는 일반적으로 두 가지 중요한 특성을 만족해야 한다.[그림 3-1]은 PN 접합 다이오드를 사용한 전압 레귤레이터 회로이다. 입력 전압이 변하거나, 부하 저항이 달라져 부하 전류가 변하더라도 출력 전압의 변화는 최소화되어야 한다.[그림 3-1] PN 접합 다이오드를 이용한 전압 레귤레이터 회로[그림 3-1]의 전압 레귤레이터 회로를 분석하기 위해서는, [실험 01]에서 설명한 다이오드의 조각적 선형 모델을 이용하여 [그림 3-2]와 같은 등가 회로를 그릴 수 있다.[그림 3-2] PN 접합 다이오드를 이용한 전압 레귤레이터의 등가회로[그림 3-2]에서 부하 저항이 없는 경우를 고려해 보면, 다음과 같다. 다이오드 내부 저항을 구하기 위해,V _{eqalign{out#}} 노드의 초기 전압을 3V _{D0}으로 설정하면 전류는 식 (3.1)에 따르고, 내부 저항은 식 (3.2)로 정의된다.이 경우의 출력 전압은 식 (3.3)을 통해 구할 수 있다.식 (3.3)에서 입력 전압이 변할 때, 출력 전압의 변화율은 식 (3.4)로 계산된다.식 (3.4)로부터 라인 레귤레이션 특성을 유도하면 식 (3.5)로 표현할 수 있다.예를 들어TRIANGLE V _{i} _{{} ^{n}} =`100mV,`3r _{D0`} `=`10 OMEGA ,` TRIANGLE V _{out} ``=`0.99mV임을 알 수 있고, 라인 레귤레이션 특성은 0.99mV/1V로 나타난다.부하 저항이 연결되어 전류가 흐르는 경우, 전압 레귤레이터의 특성은 식 (3.6)에서처럼 부하 전류가 흐를수록 출력 전압이 낮아진다.식 (3.6)에서 부하 전류 변화에 따른 출력 전압 변화는 식 (3.7)로 계산된다.식 (3.7)을 통해, 부하 전류의 변화TRIANGLE I _{L`} =1mA`이고`3r _{D} =10 OMEGA `#일 때, 출력전압의 변화TRIANGLE V _{out} =-10mV이 나옴을 알 수 있고, 부하 레귤레이션 특성은 -10mV/mA로 나타난다.제너 다이오드를 이용한 전압 레귤레이터PN 접합 다이오드를 이용한 전압 레귤레이터는V _{D0}전압이 약 0.7V 부근이므로, 높은 출력 전압을 얻으려면 항복 전압이 높은 제너 다이오드를 이용할 수 있다. [그림 3-3]은 제너 다이오드를 활용한 전압 레귤레이터 회로이다. 이 회로에서는 입력 전압이나 부하 저항이 변해도, 출력 전압의 변화가 최소화되어야 한다.[그림 3-3] 제너 다이오드를 이용한 전압 레귤레이터 회로[그림 3-4]에서 부하 저항이 없는 경우 출력 전압은 식 (3.8)에 따라 구할 수 있다.[그림 3-4] 제너 다이오드를 이용한 전압 레귤레이터의 등가회로식 (3.8)에서 입력 전압이 변할 때, 출력 전압의 변화율은 식 (3.9)로 나타낼 수 있다.식 (3.9)에서 라인 레귤레이션 특성은 식 (3.10)으로 계산된다.예를 들어TRIANGLE V _{i`n} = 100mV,r _{z}= 10Ω, R = 1㏀이면TRIANGLE V _{out}=0.99mV이고, 라인 레귤레이션 특성은 0.99mV/100mV = 9.9mV/1V로 나타난다.부하 저항이 연결되어 부하 전류가 흐를 때 제너 다이오드를 사용한 전압 레귤레이터 특성은 식 (3.11)로 계산할 수 있으며, 전류가 흐를수록 출력 전압이 감소한다.식 (3.11)을 통해 부하 전류I _{L}의 변화에 따른 출력 전압V _{out}의 변화를 계산하면 식 (3.12)로 나타난다.식 (3.12)을 통해 부하 전류의 변화TRIANGLE I _{L} = 1mA 이고r _{z} = 10Ω일 때, 출력 전압의 변화TRIANGLE V _{out`} =-10mV임을 알 수 있고, 부하 레귤레이션 특성은 ?10mV/mA로 나타난다.4 실험회로 및 PSpice 시뮬레이션전압 레귤레이터 회로[그림 3-5]는 PN 접합 다이오드 세 개와 저항을 사용한 전압 레귤레이터 회로이다. 세 개의 다이오드를 직렬로 연결하였기 때문에, 출력 전압은 VD0 전압 근처에서 형성되며, 다이오드의 내부 저항과 저항 R의 비율에 의해 라인 레귤레이션 특성이 결정된다. 또한, 다이오드 내부 저항이 작을수록 부하 레귤레이션 특성도 향상된다.[그림 3-5] PN 접합 다이오드를 이용한 전압 레귤레이터 회로(실험회로 1)[그림 3-6]은 제너 다이오드를 사용한 전압 레귤레이터 회로를 보여준다. PN 접합 다이오드는 출력 전압이 높을 경우, 여러 개의 다이오드를 직렬로 연결해야 하기 때문에 소자의 수가 많아질 수 있다. 그러나 제너 다이오드는 켜질 때 양단 사이에 발생하는 전압 강하가 상대적으로 크므로, 소자의 수를 줄일 수 있는 장점이 있다.[그림 3-6] 제너 다이오드를 이용한 전압 레귤레이터 회로(실험회로 2)아래는 제너 다이오드 레귤레이터의 회로도 및 PSpice 시뮬레이션 결과이다.제너 다이오드 레귤레이터의 회로도제너 다이오드 레귤레이터의 PSpice 시뮬레이션 결과리미팅 회로[그림 3-9]는 PN 접합 다이오드를 사용한 리미팅 회로이다. 입력 전압이 VD0 이상일 경우 D1이 활성화되어 출력 전압이 VD0 근처로 제한되며, 반대로 입력 전압이 -VD0 이하일 경우 D2가 동작하여 출력 전압이 -VD0 근처로 제한된다.[그림 3-9] PN 접합 다이오드를 이용한 리미팅 회로(실험회로 3)[그림 3-10] 제너 다이오드를 이용한 리미팅 회로(실험회로 4)[그림 3-10]은 제너 다이오드를 사용한 리미팅 회로이다. 제너 다이오드를 사용할 경우, PN 접합 다이오드에 비해 리미팅되는 전압 범위가 더 넓어지는 특성이 있다.아래는 PN 접합 다이오드 리미팅 회로도 및 PSpice 시뮬레이션 결과이다.PN 접합 다이오드 리미팅 회로도PN 접합 다이오드 리미팅 회로의 PSpice 시뮬레이션 결과아래는 제너 다이오드 리미팅 회로도 및 PSpice 시뮬레이션 결과이다.제너 다이오드 리미팅 회로도제너 다이오드 리미팅 회로의 PSpice 시뮬레이션 결과5 실험 절차전압 레귤레이터 회로1. 실험회로 1([그림 3-5])에서R_L이 없을 때 (R_L = inf) 일 때,V_in 전압에 DC 전압이 12V, AC 전압이+- 1{V, 주파수가100{Hz인 정현파를 인가한다. 이때 출력V_{out의 파형을 측정하고, 캡처하여 [그림 3-15]의 형태로 그리고, 리플을 측정하여 [표 3-1]에 기록하시오.[그림 3-15] 출력 의 파형2. 실험회로 1에서V_{in은 DC 전압 12V로 고정시키고,R_L을1 rm k OMEGA it ,`10 rm k OMEGA it ,`100 rm k OMEGA ,`1 rm M OMEGA it으로 변화시키면서 출력V_{out의 파형을 측정한다. 측정화면을 캡처하여 [그림 3-16]에 추가하고, 리플을 측정하여 [표 3-1]에 기록하시오.1k 일 때 10k 일 때100k 일 때 1M 일 때[그림 3-16] 1k 일 때 출력 의 파형[그림 3-16] 10k 일 때 출력 의 파형[그림 3-16] 100k 일 때 출력 의 파형[그림 3-16] 1M 일 때 출력 의 파형3. 실험회로 2([그림 3-6])에서R _{L} =inf일 때,V_{i n 전압에 DC 전압이 12V, AC 전압이+- 1{V, 주파수가100{Hz인 정현파를 인가한다. 이때 출력V_{out의 파형을 측정하고, 캡처하여 [그림 3-17]의 형태로 그리고, 리플을 측정하여 [표 3-2]에 기록하시오.[그림 3-17] 출력 의 파형4. 실험회로 2에서V_{in은 DC 전압 12V로 고정시키고,R_L을 1㏀, 10㏀, 100㏀, 1㏁으로 변화시키면서 출력V_{out의 파형을 측정한다. 측정화면을 캡처하여 [그림 3-18]에 추가하고, 리플을 측정하여 [표 3-2]에 기록하시오.1k 일 때10k 일 때 100k 일 때 1M 일 때[그림 3-18] 1k 일 때 출력 의 파형[그림 3-18] 10k 일 때 출력 의 파형[그림 3-18] 100k 일 때 출력 의 파형[그림 3-18] 1M 일 때 출력 의 파형리미팅 회로1. 실험회로 3([그림 3-9])을 구성하고R_2에 걸리는 전압을V_{out이라고 한다.(R_1 = 1㏀,R_2 = 1㏁).V_{in은 피크값이+-5{V인 사인 파형이며, 주파수는 60Hz이다. 이 경우의 시간 축에서V_{in과V_{out의 파형을 측정하여 [그림 3-19]에 추가하고,V_{in과V_{out의 관계식을 구한 후, [그림 3-20]의 그래프에 그리시오.[그림 3-19] 과 의 파형[그림 3-20]2. 실험회로 4([그림 3-10])을 구성하고R_2에 걸리는 전압을V_{out이라고 한다.(R_1 = 1㏀,R_2 = 1㏁).V_{in은 피크값이+-5{V인 사인 파형이며, 주파수는 60Hz이다. 이 경우의 시간 축에서V_{in과V_{out의 파형을 측정하여 [그림 3-21]에 추가하고,V_{in과V_{out의 관계식을 구한 후, [그림 3-22]의 그래프에 그리시오.[그림 3-21] 과 의 파형[그림 3-22]

공학/기술| 2024.12.19| 19페이지| 1,500원| 조회(109)

전자공학, 전자회로실험, A+, 전자공학실험, 전기공학, 단계별로 배우는 전자회로..

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전자회로실험 과탑 A+ 예비 보고서 (실험 8 공통 베이스 증폭기)

예비 보고서 실험 08_공통 베이스 증폭기 과목 학과 학번 이름 1 실험 개요 BJT를 이용한 기본적인 세 가지 증폭기 중에서 공통 이미터 증폭기와 이미터 팔로워를 각각 [실험 06]과 [실험 07]에서 실험하였다. 이번 실험은 나머지 증폭기 구조인 공통 베이스 증폭기에 대한 실험이다. 공통 베이스 증폭기는 입력 임피던스가 작기 때문에 전류를 잘 받아들이는 특성을 지니고 있다. 이 실험에서는 공통 베이스 증폭기의 동작 원리를 살펴보고, 증폭기의 전압 이득 및 특성을 실험을 통해 확인하고자 한다. 2 실험 기자재 및 부품 - DC 파워 서플라이 - 디지털 멀티미터 - 오실로스코프 - 함수 발생기 - Q2N4401(npn 형 BJT) (1개) - 저항 - 커패시터 3 회로의 이론적 해석 공통 베이스 증폭기 회로 (실험회로 1)공통 베이스 증폭기 회로는 베이스를 공통 단자로 사용하는 트랜지스터 증폭기 회로로, 주로 고주파 증폭기로 사용된다. 이 회로에서 입력 신호는 이미터에 인가되며, 출력 신호는 컬렉터에서 얻어진다. 베이스는 고정된 전압을 유지하며 입력과 출력 사이에서 공통 노드로 동작한다. 1. 전류 이득 전류 이득은 1에 가깝다. 이는 출력 전류가 입력 전류와 거의 동일하다는 의미로, 공통 이미터 회로처럼 큰 전류 증폭은 일어나지 않는다. 2. 전압 이득 전압 이득은 크다. 공통 베이스 회로는 전압 증폭에는 유리하며, 입력 신호에 비해 출력 신호가 크게 증폭된다. 3. 입력 임피던스 입력 임피던스는 매우 낮다. 입력이 이미터 단자에 인가되기 때문에 트랜지스터의 작은 입력 임피던스를 가지며, 주로 신호원이 낮은 임피던스를 가지고 있을 때 적합하다. 4. 출력 임피던스 출력 임피던스는 비교적 높다. 이는 출력에서 큰 부하에 대해 안정적인 전압을 제공할 수 있다는 의미이다. 입력 신호 v_sig가 이미터로 들어오면, 베이스가 고정되어 있기 때문에 트랜지스터의 베이스-이미터 전압 V_BE가 변화하여 트랜지스터가 증폭 동작을 한다. 출력은 컬렉터에서 얻어지며, 입력 신호와 출력 신호는 같은 위상을 유지한다. 이 회로는 전류 증폭보다는 전압 증폭이 필요한 경우에 유용하며, 고주파 응답이 우수한 장점이 있다. 4 실험 절차 및 PSpice 시뮬레이션 1. 실험회로 1([그림 8-5])에서 V _{CC} 값을 12V, v _{sig} 값을 0V, V _{b} 값을 6V, V _{BB} 값을 4V로 두고, R _{BB} 저항값이 2k OMEGA 인 경우 v _{o}의 DC 값이 6V가 되도록 하는 R _{C} 값을 결정한다. 이 경우 BJT의 각 단자들의 전압( V _{C} `,`V _{B} `,`V _{E}) 및 전류( I _{C} ``,`I _{E} `,`I _{B})를 구하고, [표 8-1]에 기록한다. 각 단자들의 전압을 바탕으로 BJT가 능동 영역에서 동작하는지 확인하시오. 실험 절차1 PSpice [표 8-1] PSpice 2. v _{sig} 값을 0V로 두고, V _{eqalign{BB# }} 전압을 0V, 12V, 3V~9V에는 500mV 간격으로 변화시키면서 v _{o}의 DC 전압을 측정하여 [표 8-2]에 기록하시오. 그리고 실험회로 1의 입력-출력 전달 특성 곡선을 [그림 8-8]에 그리시오. 실험절차 2 PSpice [표 8-2] PSpice [그림 8-8] PSpice 3. 능동 영역에서 회로가 동작하는 경우 BJT의 트랜스컨덕턴스 g _{m} 값, 입력 저항 r _{pi }，이미터 저항 r _{e}, 전류 증폭도 beta 를 구하여 [표 8-3]에 기록하시오. 이를 이용하여 실험회로 1의 소신호 등가회로를 그리고, 공통 베이스 증폭기 회로의 이론적인 전압 이득을 구하시오. [표 8-3] PSpice 실험회로 1의 소신호 등가회로이론적인 전압이득 4. 전압 이득이 최소 10V/V 이상 나오는지 실험하기 위해 입력에 10kHz의 0.01 V _{p-p} 정현파의 입력 전압을 인가한다. 이때 공통 베이스 증폭기 회로의 입력-출력 전압의 크기를 [표 8-4]에 기록하여 전압 이득을 구하고, 크기와 위상을 고려하여 입력 전압( v _{sig})과 출력 전압( v _{o})의 파형을 캡처하여 [그림 8-9]와 같은 형태로 결과 보고서에 기록하시오. 실험 절차4 PSpice 입력전압 출력 전압 [표 8-4] PSpice 5. 실험회로 1의 입력 저항과 출력 저항을 직접 측정하여 [표 8-5]에 기록하시오. 입력 저항을 측정하기 위해 입력의 DC 전압을 변화시키면서 입력 쪽에 흘러 들어가는 DC 전류를 측정한다. 출력 저항을 측정하기 위해 입력에 0V를 인가하고, 출력 쪽에 DC 전압을 변화시키면서 출력 쪽에 흘러 들어가는 DC 전류를 측정한다. 실험 절차5 PSpice [표 8-5] PSpice 5 예비 보고 사항 ⑴ 실험회로 1([그림 8-5])의 공통 베이스 증폭기 회로의 전압 이득, 입력 임피던스 및 출력 임피던 스를 계산으로 먼저 구하고, PSpice 모의실험을 통해서 구하시오. 예비보고사항1 PSpice V _{b} `=`6V,`V _{-} BB=4V,`V _{-} CC=12V일 때 V _{out} `=`5.841V, I _{C} `=`684.3uA, I _{E} =-689.6uA 전압이득 = 출력전압 / 입력전압 = = 1.46 입력임피던스 = 입력전압 / 입력전류 = = 5.8k OMEGA 출력임피던스 = 출력전압 / 출력전류 = 8.536k OMEGA (2) 실험회로 1의 공통 베이스 증폭기 회로의 입력-출력 전달 특성 곡선을 PSpice로 그리시오.

공학/기술| 2024.12.19| 8페이지| 1,500원| 조회(123)

전자공학, 전자회로실험, A+, 전자공학실험, 전기공학, 단계별로 배우는 전자회로..

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전자회로실험 과탑 A+ 예비 보고서 (실험 7 이미터 팔로워)

예비 보고서 실험 07_이미터 팔로워 과목 학과 학번 이름 1 실험 개요 BJT를 이용한 기본적인 세 가지 증폭기 중에서 공통 이미터 증폭기를 [실험 06]에서 실험하였다. 이번 실험은 나머지 두 가지 증폭기 구조 중 이미터 팔로워에 대한 실험이다. 이미터 팔로워는 출력 임피던스가 작기 때문에 작은 부하 저항을 구동하는 데 많이 사용된다. 이 실험에서는 이미터 팔로 워의 동작 원리를 살펴보고, 증폭기의 전압 이득 및 특성을 실험을 통하여 확인하고자 한다. 2 실험 기자재 및 부품 - DC 파워 서플라이 - 디지털 멀티미터 - 오실로스코프 - 함수 발생기 - Q2N4401(npn 형 BJT) (1개) - 저항 - 커패시터 3 회로의 이론적 해석 이미터 팔로워 회로 (실험회로 1) 이미터 팔로워 회로는 베이스에 입력된 신호가 이미터로 전달되며, 출력 신호는 입력 신호와 같은 위상을 가지지만 전압 이득이 거의 1인 특징을 갖는 회로이다. 이 회로는 주로 전류 이득을 높이기 위해 사용되며, 출력 임피던스를 낮추고 입력 임피던스를 높이는 데 유리하다. 1. 전압 이득 이미터 팔로워 회로의 전압 이득은 다음과 같이 표현된다. 전압 이득은 1에 매우 가깝다. 이는 출력 전압이 입력 전압을 거의 그대로 따라간다는 뜻이며, 위상 반전이 발생하지 않는다. 2. 입력 임피던스 입력 임피던스는 매우 크다. 입력 임피던스는 베이스에서 본 회로의 저항으로, 트랜지스터의 높은 입력 임피던스 덕분에 외부 회로에 가해지는 부하가 작아져 신호원이 쉽게 부하되지 않는다. 입력 임피던스는 대략 r _{pi }로 표현되며, 이는 트랜지스터의 베이스-이미터 저항에 비례한다. 3. 출력 임피던스 출력 임피던스는 매우 낮다. 이는 회로의 전류 이득이 크기 때문에 출력에서 큰 전류를 제공할 수 있고, 따라서 출력에서 부하 저항 R_L에 전압 강하 없이 안정적으로 신호를 전달할 수 있다. 출력 임피던스는 대략 R _{E} DLINE R _{L}로 표현되며, 이로 인해 출력 신호는 부하에 의해 크게 영향을 받지 않는다. 4. 전류 이득 이미터 팔로워 회로의 전류 이득은 매우 크며, 트랜지스터의 전류 이득 beta 에 의해 크게 좌우된다. 전류 이득은 다음과 같이 표현된다. 이는 회로가 입력 신호를 거의 그대로 출력으로 전달하면서도 출력 전류를 크게 증폭할 수 있음을 의미한다. 5. DC 바이어스와 소신호 동작 입력에 인가된 V_BB는 트랜지스터를 적절한 활성 영역에서 동작하게 하는 DC 바이어스 전압이다. 이를 통해 트랜지스터는 증폭기로 동작하게 되고, 추가로 인가된 소신호 v_sig는 트랜지스터에 의해 증폭되어 출력 단자인 이미터로 전달된다. 이 회로는 버퍼 증폭기로 많이 사용되며, 신호의 전압을 크게 바꾸지 않으면서 전류를 증폭시키고, 임피던스를 매칭시키는 데 매우 적합한 회로이다. 4 실험 절차 및 PSpice 시뮬레이션 1. 실험회로 1([그림 7-6])에서 V _{cc} 값을 12V, v _{sig} 값을 0V, V _{BB} 값을 6V로 두고, R _{BB} 저항값이 2k OMEGA 인 경우 v _{o}의 DC 값이 4V가 되도록 하는 R _{E} 값을 결정한다. 이 경우 BJT의 각 단자들의 전압 ( V _{C} `,`V _{B} `,`V _{E}) 및 전류 ( I _{C} `,`I _{E} `,`I _{B})를 구하고, [표 7-1]에 기록 하시오. 각 단자들의 전압을 바탕으로 BJT가 능동 영역에서 동작하는지 확인하시오. 실험회로 1 PSpice R_E =30 [표 7-1] PSpice 2. v _{sig} 값을 0V로 두고, V _{BB} 전압을 0V, 12V, 3V?9V는 500mV 간격으로 변화시키면서 v _{o}의 DC 전압을 측정하여 [표 7-2]에 기록하고, 실험회로 1의 입력-출력 전달 특성 곡선을 [그림 7-9]에 그리시오. 실험회로 1 PSpice R_E =30 [표 7-2] PSpice [그림 7-9] 3. 능동 영역에서 회로가 동작하는 경우 BJT의 트랜스컨덕턴스 g _{m} 값, 입력 저항 r _{pi }, 이미터 저항 r _{e}, 전류 증폭도 beta 를 구하여 [표 7-3]에 기록하시오. 이를 이용하여 실험회로 1의 소신호 등가회로를 그리고, 이미터 팔로워 회로의 이론적인 전압 이득을 구하시오. [표 7-3] PSpice g _{m} = {dI _{C}} over {dV _{BE}} = {I _{C}} over {V _{T}}( V _{T} SIMEQ 26mV) , beta = {I _{C}} over {I _{B}}, r _{pi } = {beta } over {g _{m}} , r _{e} = {r _{pi }} over {beta } 실험회로1의 소신호 등가회로이론적인 전압이득 4. 전압 이득이 1에 가깝게 나오는지 보기 위해 입력에 10kHz의 0.0lVp_p 정현파의 입력 전압을 인가한다. 이때 이미터 팔로워 회로의 입력-출력 전압의 크기를 [표 7-4]에 기록하여 전압 이득을 구하고, 크기와 위상을 고려하여 입력 전압( v _{sig})과 출력 전압의 파형을 캡처하여 [그림 7-11]과 같은 형태로 결과 보고서에 기록하시오. 실험절차 4 PSpice 입력 파형 출력 파형 [표 7-4] 5. 실험회로 1의 입력 저항과 출력 저항을 직접 측정하여 [표 7-5]에 기록하시오. 입력 저항을 측정하기 위해 입력의 DC 전압을 변화시키면서 입력 쪽에 흘러 들어가 는 DC 전류를 측정한다. 출력 저항을 측정하기 위해 입력에 0V를 인가하고, 출력 쪽에 DC 전압을 변화시키면서 출력 쪽에 흘러 들어가는 DC 전류를 측정한다. 실험절차 5 PSpice [표 7-5] PSpice 5 예비 보고 사항 ⑴ 실험회로 1([그림 7-6])의 이미터 팔로워 회로의 전압 이득, 입력 임피던스 및 출력 임피던스를 계산으로 구하고, PSpice 모의실험을 통해서 구하시오. 전압이득 = 출력전압 / 입력전압 = 0.6486 입력임피던스 = 입력전압 / 입력전류 = 8.431k OMEGA 출력임피던스 = 출력전압 / 출력전류 = 30 OMEGA (2) 실험회로 1의 이미터 팔로워 회로의 입력-출력 전달 특성 곡선을 PSpice를 이용해서 그리시오.

공학/기술| 2024.12.19| 8페이지| 1,500원| 조회(95)

전자공학, 전자회로실험, A+, 전자공학실험, 전기공학, 단계별로 배우는 전자회로..

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전자회로실험 과탑 A+ 예비 보고서 (실험 6 공통 이미터 증폭기)

예비 보고서 실험 06_공통 이미터 증폭기 과목 학과 학번 이름 1 실험 개요 BJT를 이용한 공통 이미터 증폭기의 동작 원리를 공부하고, 실험을 통하여 특성을 측정한다. 공통 이미터 증폭기는 베이스가 입력 단자, 컬렉터가 출력 단자, 이미터가 공통 단자인 증폭기이고, 높은 전압 이득을 얻을 수 있다는 장점이 있어 널리 사용되고 있다. 이 실험에서는 공통 이미터 증폭기의 입력-출력 특성 곡선을 구하고, 소신호 등가회로의 개념을 적용하여 전압 이득을 구하고, 이를 실험에서 확인하고자 한다. 2 실험 기자재 및 부품 - DC 파워 서플라이 - 디지털 멀티미터 - 오실로스코프 - 함수 발생기 - Q2N4401(npn 형 BJT) (1개) - 저항 - 커패시터 3 회로의 이론적 해석 공통 이미터 증폭기 회로(실험회로 1) 이 회로는 공통 이미터 증폭기로, DC 바이어스 전압 V_BB와 소신호 전압 v_sig가 입력으로 베이스에 인가되며, 출력은 컬렉터에서 얻어지는 증폭 회로이다. 컬렉터 저항 R_C와 부하 저항 R_L는 출력 전압을 결정하는 중요한 요소이다. 1. 입력과 바이어스 - V_BB는 트랜지스터를 활성 영역에서 동작하도록 바이어스를 설정한다. v_sig는 증폭할 입력 신호이다. 2. 베이스-에미터 전압 V_BE - 트랜지스터는 V_BE가 약 0.7V로 유지될 때 증폭이 가능하다. 입력 신호에 따라 베이스 전류 I_B가 변하고, 이로 인해 컬렉터 전류 I_C가 증폭된다. 3. 전류 증폭 - I _{C} `=` beta ` TIMES `I _{B}, 즉 베이스 전류에 비례하여 컬렉터 전류가 증폭된다. 4. 출력 전압 v_o - 출력 전압은 v _{o} `=`V _{CC} `-`I _{C} ` TIMES `(R _{C} `+`R _{L} )로 계산되며, 입력 신호에 의해 변동되는 I_C가 출력 전압을 변화시킨다. 이 회로는 소신호를 증폭하는 데 사용되며, 트랜지스터의 전류 증폭 특성을 활용하여 입력 신호를 크게 변형 없이 증폭한다. 바이어스 회로를 포함한 공통 이역할을 한다. 1. 입력 신호 및 커패시터 C1 - 입력 신호 V_sig는 소스에서 발생하며, C _{1} `=`1 mu F 커패시터는 DC 성분을 차단하고 AC 신호만 통과시켜 베이스로 전달된다. 이는 트랜지스터가 AC 신호를 증폭하도록 돕는다. 2. 바이어스 회로 - 저항 R_1과 R_2는 전압 분배 바이어스 회로를 형성하여, 트랜지스터의 베이스 전압 (V_{BB})를 설정한다. 이를 통해 트랜지스터가 활성 영역에서 동작하며, 입력 신호를 증폭할 수 있도록 설정된다. 3. 에미터 저항 R_E - 에미터 저항 R_E는 회로의 안정성을 높여준다. 에미터 저항은 온도 변화나 트랜지스터 특성 변화에도 일정한 동작점을 유지하게 도와, 열 안정성을 제공한다. 또한, 에미터 커패시터는 AC 신호의 증폭에 영향을 미친다. 4. 출력 신호 v_o 및 커패시터 C2 - 출력 신호는 컬렉터 저항 R_C와 부하 저항 R_L에서 발생한다. 커패시터 C _{2} `=`1 mu F는 출력에서 DC 성분을 차단하고, 증폭된 AC 신호를 R_L로 전달하여 부하로 출력되도록 한다. 5. 증폭 원리 - 트랜지스터는 입력 베이스 전류 i_b에 의해 컬렉터 전류 i_c를 증폭한다. 이때 i_c는 R_C에 걸려 출력 전압 v_o를 형성하며, 입력 신호를 증폭된 형태로 출력한다. 이 회로는 공통 이미터 증폭기로, 입력 신호를 증폭하는 기능을 수행하며, 바이어스 회로와 커패시터를 이용해 안정적이고 효율적으로 동작한다. 바이어스 회로는 트랜지스터가 적절한 동작점을 유지하게 하고, 커패시터는 AC 신호와 DC 바이어스를 분리하여 신호 왜곡을 줄인다. 4 실험 절차 및 PSpice 시뮬레이션 1. 실험회로 1([그림 6-8]) 에서 V _{CC} 값을 12V, v _{sig} 값을 0V, V _{BB} 값을 4V로 두고, R _{BB} 저항값이 2k OMEGA 인 경우의 DC 값이 6V가 되도록 하는 R _{c} 값을 결정한다. 이 경우 BJT의 각 단자들의 전압( V _{C} `,`V _{B} `,PSpice 시뮬레이션 [표 6-1] R _{C} image 20 임을 PSpice 시뮬레이션을 통해 알 수 있다. 2. v _{sig} 값을 0V로 두고, V _{BB} 전압을 0V, 12V, 3V?9V는 500mV 간격으로 변화시키면서 v _{o}의 DC 전압을 측정하여 [표 6-2]에 기록하고, 실험회로 1의 입력-출력( V _{BB} -v _{o}) 전달 특성 곡선을 [그림 6-12]에 그리시오. 실험회로1 PSpice = 0V [표 6-2] [그림 6-12] 입력-출력() 전달 특성 곡선 3. 능동 영역에서 회로가 동작하는 경우 BJT의 트랜스컨덕턴스 g _{m} 값, 입력 저항 r _{pi }， 이미터 저항 r _{e}, 전류 증폭도 beta 를 구하여 [표 6-3]에 기록하시오. 이를 이용하여 소신호 등가회로를 그리고, 실험회로 1의 공통 이미터 증폭기의 이론적인 전압 이득을 구하시오. [표 6-3] 전류의 단위 : mA 소신호 등가회로 전압 이득 A_V는 다음 식으로 계산된다 최종적으로 전압 이득은 다음과 같이 표현된다 공통 이미터 증폭기의 이론적 전압 이득 4. 전압 이득이 최소 10V/V 이상 나오는지 실험하기 위해 입력에 10kHz의 0.0l V _{p-p} 정현파의 입력 전압을 인가한다. 이때 공통 이미터 증폭기의 입력-출력 전압의 크기를 [표 6-4]에 기록하여 전압 이득을 구하고, 크기와 위상을 고려하여 v _{sig}，입력 전압(BJT 베이스 전압 v _{BE}), 출력 전압(BJT 컬렉터 전압 v _{CE})의 파형을 캡처하여 [그림 6-13]과 같은 형태로 결과 보고서에 기록하시오. 실험 회로1 절차4 PSpice [표 6-4] 파형 출력 전압(BJT 컬렉터 전압 ) 입력 전압(BJT 베이스 전압 ) 5. 실험회로 1의 입력 저항과 출력 저항을 직접 측정하여 [표 6-5]에 기록하시오. 입력 저항을 측정하기 위해 입력의 DC 전압을 변화시키면서 입력 쪽에 흘러 들어가 는 DC 전류를 측정한다. 출력 저항을 측정하기 위해 입력에 0 구성한다. 입력에 10kHz의 0.01 V _{p-p} 정현파의 입력 전압을 인가한다. 이때 공통 이미터 증폭기의 입력-출력 전압의 크기를 [표 6-6]에 기록하여 전압 이득을 구하고, 크기와 위상을 고려하여 v _{sig}, 입력 전압(BJT 베이스 전압 v _{BE}, 출력 전압(BJT 컬렉터 전압 v _{CE})의 파형을 캡처하여 [그림 6-14]와 같은 형태로 결과 보고서에 기록하시오. 실험 회로2 절차6 PSpice [표 6-6] 파형 입력 전압(BJT 베이스 전압 ) 출력 전압(BJT 컬렉터 전압 ) 7. 실험회로 2([그림 6-9])의 입력 저항과 출력 저항을 직접 측정하여 [표 6-7]에 기록 하시오. 입력 저항을 측정하기 위해 입력의 DC 전압을 변화시키면서 입력 쪽에 흘러 들어가는 DC 전류를 측정한다. 출력 저항을 측정하기 위해 입력에 0V를 인가하고, 출력 쪽에 DC 전압을 변화시키면서, 출력 쪽에 흘러 들어가는 DC 전류를 측정한다. 실험 회로2 절차7 PSpice [표 6-7] 5 예비 보고 사항 (1) npn형 BJT의 소신호 등가회로에 대해서 설명하고, g _{m}과 r _{eqalign{o# }}는 컬렉터 전류와 어떤 관계인지 유도 하시오. NPN형 BJT의 소신호 등가회로는 트랜지스터의 동작을 소신호 영역에서 분석하기 위해 사용되는 회로다. 이 회로에서는 BJT의 작동을 저항과 전류원으로 나타내어, 작은 신호에 대해 BJT가 어떻게 작동하는지를 설명한다. 소신호 모델을 사용하면, BJT가 입력 전압의 작은 변화에 어떻게 반응하는지 계산할 수 있다. 1. 트랜스컨덕턴스 g_m와 컬렉터 전류 여기서 I_C는 직류 컬렉터 전류이며, V_T는 열전압이다. 이 식에서 알 수 있듯이, 트랜스컨덕턴스 g_m은 컬렉터 전류 I_C에 직접 비례한다. 즉, 컬렉터 전류가 증가하면 g_m도 비례해서 증가한다. 이 값은 BJT가 증폭기로서 얼마나 큰 전류를 출력할 수 있는지를 나타낸다. 2. 출력 저항 r_o와 컬렉터 전류 여기서 lambda 는 BJT의 출력 특성을 결정하는 중요한 요소다. - 트랜스컨덕턴스 g_m는 컬렉터 전류 I_C에 비례한다. 즉, 컬렉터 전류가 증가하면 g_m도 비례해서 증가한다. - 출력 저항 r_o는 컬렉터 전류 I_C에 반비례한다. 즉, 컬렉터 전류가 증가하면 r_o 는 감소한다. 따라서, BJT가 증폭기로 동작할 때, 더 큰 컬렉터 전류는 더 큰 트랜스컨덕턴스를 제공하지만, 출력 저항은 더 작아지게 된다. (2) 실험회로 1([그림 6-8]) 에서 PSpice를 이용하여 R _{BB}를 10 k OMEGA 으로 고정하고， v _{eqalign{sig# }}에 6V의 DC 전압을 인가한 후， v _{o} 전압이 6V인 DC 전압이 나오는 R _{C} 값을 구하시오. 실험회로 1 예비보고사항2 PSpice 예비보고사항2 PSpice 시뮬레이션 R _{C}=50 OMEGA 일 때 6V 정도의 출력이 나옴을 PSpice 시뮬레이션을 통해 알 수 있었다. (3) 실험회로 1에서 PSpice를 이용하여 전압 이득，입력 임피던스 및 출력 임피던스를 구하시오. 예비보고사항2에서 사용했던 회로를 이용하면 다음과 같다. 전압이득 = 출력 전압 / 입력 전압 = 6.18 / 6 = 1.029 입력 임피던스 = 입력 전압 / 입력 전류 = 6V /524.1uA = 11.45k OMEGA 출력 임피던스 = 출력 전압 / 출력 전류 = 6.18V / 6.18nA = 1G OMEGA (4) 실험회로 1에 제시된 공통 이미터 증폭기의 전압 이득，입력 임피던스 및 출력 임피던스를 이론적으로 계산하고，PSpice 모의실험 결과와 비교하시오. V_out, V_in I_in, V_in V_out, I_out (5) 실험회로 1과 [실험 05]의 바이어스 회로를 결합한 실험회로 2([그림 5-7])에서 PSpice를 이용하여 i _{B} `,`i _{C} `,`i _{E} `,`v _{B} `,`v _{C} `,`v _{E}를 구하고, 전압 이득을 구하시오. i _{B} ``=`191.6uA`,`i _{Cice

공학/기술| 2024.12.19| 17페이지| 1,500원| 조회(181)

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전자회로실험 과탑 A+ 예비 보고서 (실험 9 MOSFET 기본 특성)

예비 보고서실험 09_MOSFET 기본 특성과목학과학번이름1 실험 개요MOSFET은 전계 효과(field effect)를 이용하여 전류가 흐르는 소자이며, 전하를 공급하는 소스 단자, 전하를 받아들이는 드레인 단자, 전류의 양을 조절하는 게이트 단자, 기판의 역할을 하는 바디 단자로 구성되어 있다. 게이트 전압을 바꾸면 드레인에서 소스로 흐르는 전류가 바뀌면서 증폭기로 동작할 수 있다. 이 실험에서는 MOSFET의 기본적인 동작 원리를 살펴보고, 전류-전압 특성 및 동작 영역을 실험을 통하여 확인하고자 한다.2 실험 기자재 및 부품- DC 파워 서플라이- 디지털 멀티미터- 오실로스코프- 함수 발생기- 2n7000 (NMOS) (1개)- 저항- 커패시터- FQP17P10 (PMOS) (단, 모의실험은 FDC6322CP 사용)3 회로의 이론적 해석NMOS의 전류-전압 특성 회로(실험회로 1)NMOS 회로는 공통 소스 증폭기 회로로, 입력 신호가 NMOS 트랜지스터의 게이트에 인가되어 출력 전압을 변조하는 구조다.동작 원리:- 입력 신호 V_sig는 R_sig를 통해 NMOS 트랜지스터의 게이트로 전달된다.- 게이트와 소스 간 전압 V_GS가 임계 전압 V_th보다 클 때 트랜지스터가 켜져서 드레인에서 소스로 전류가 흐르게 된다.- 이 전류 I_D는 드레인 저항 R_D에서 전압 강하를 일으키고, 그 결과 출력 전압 V_o가 형성된다.- 출력 전압은 V_DD - I_D * R_D로 계산된다.PMOS의 전류-전압 특성 회로(실험회로 2)PMOS 회로는 공통 소스 증폭기 회로로, NMOS와는 반대로 동작한다. PMOS는 게이트 전압이 소스 전압보다 낮을 때 턴온된다.동작 원리:- 입력 신호 V_sig는 R_sig를 통해 PMOS 트랜지스터의 게이트로 전달된다.- 게이트와 소스 간 전압 V_GS가 음수일 때, 즉 V_GS가 ?V_th보다 낮으면 트랜지스터가 켜져서 소스에서 드레인으로 전류가 흐르게 된다.- 드레인 전류 I_D는 드레인 저항 R_D에서 전압 강하를 일으키며, 그 결과 출력 전압 V_o가 형성된다.4 실험 절차 및 PSpice 시뮬레이션NMOS1. 실험회로 1([그림 9-13])에서R _{sig}를 10kOMEGA 로 고정하고,V _{DD}는 12V로 고정한 상태에서V _{sig}에 6V의 DC 전압을 인가하고,V _{o} 전압이 6V가 되는R _{D}를 구해서 [표 9-2]에 기록하시오. 예비 보고 사항에서 PSpice를 이용해서 구한 값 부근에서R _{D}값을 변화시키면서 찾으면 효율적으로 찾을 수 있다. 또한,I _{D}를 측정하여 [표 9-2]에 기록하시오.실험절차 1 PSpice = 10[표 9-2] PSpice2.V _{sig}전압을 6V,R _{D} 저항을 0OMEGA 으로 고정하고,V _{DD}를 0V, 12V, 3V?9V는 500mV 간격으로 변화시키면서V _{DS} 전압, 드레인 전류I _{D}를 측정하여 [표 9-3]에 기록하시오.실험절차2 PSpice[표 9-3] PSpice3. [표 9-3]을 바탕으로 [그림 9-19]에I _{D} -V _{DS} 그래프를 그리시오.[그림 9-19] PSpice4.V _{DD}를 12V로 고정하고,V _{sig}전압을 0V, 12V, 3V~9V는 500mV 간격으로 변화시키면서V _{GS}(V _{t} 전압), 드레인 전류I _{D}를 측정하여 [표 9-4]에 기록하시오. 동작 영역을 확인하기 위해V _{DS} 전압도 같이 기록하시오.실험절차4 PSpice[표 9-4] PSpice5. [표 9-4]를 바탕으로 [그림 9-20]에I _{D} -V _{GS} 그래프를 그리시오. 또한 그래프로부터 문턱 전압(V _{th})을 구하시오.[그림 9-20] PSpiceI_D 생겨 그래프가 시작되는 지점인 2V 정도가 PSpice에서 사용된 CMOS의 문턱 전압(V _{th})임을 알 수 있다.PMOS1. 실험회로 2([그림 9-17])에서R _{sig}를 10kOMEGA 로 고정하고,V _{DD}는 12V로 고정한 상태에서V _{sig}에 6V의 DC 전압을 인가하고,V _{o} 전압이 6V가 되는R _{D}와 이에 해당되는I _{D}를 측정하여 [표 9-5]에 기록하시오. 예비 보고 사항에서 PSpice를 이용해서 구한 값 부근에서R _{D}값을 변화시키면서 찾으면 효율적으로 찾을 수 있다.실험절차1 PSpice = 1.3[표 9-5] PSpice2.V _{sig}전압을 6V,R _{D} 저항을 0OMEGA 으로 고정하고,V _{DD}를 0V, 12V, 3V?9V는 500mV 간격으로 변화시키면서V _{SD} 전압, 드레인 전류I _{D}를 측정하여 [표 9-6]에 기록하시오.실험절차2 PSpice[표 9-6] PSpice3. [표 9-6]을 바탕으로 [그림 9-21]에I _{D} -V _{SD} 그래프를 그리시오.[그림 9-21] PSpice4.V _{DD}를 12V로 고정하고,V _{sig}전압을 0V, 12V, 3V~9V는 500mV 간격으로 변화시키면서V _{SG}(V _{t} 전압), 드레인 전류I _{D}를 측정하여 [표 9-4]에 기록하시오. 동작 영역을 확인하기 위해V _{SD} 전압도 같이 기록하시오.실험절차4 PSpice[표 9-7] PSpice5. [표 9-4]를 바탕으로 [그림 9-20]에I _{D} -V _{SG} 그래프를 그리시오. 또한 그래프로부터 문턱 전압(V _{th})을 구하시오.[그림 9-20] PSpiceI_D 생겨 그래프가 시작되는 지점인 1V 정도가 PSpice에서 사용된 PMOS의 문턱 전압(V _{th})임을 알 수 있다.5 예비 보고 사항(1)NMOS와 PMOS의 기본적인 동작 원리를 설명하시오.NMOS와 PMOS의 동작 원리는 반도체 내에서의 전하 이동을 기반으로 한다.NMOS- 게이트에 양의 전압이 인가되면, p형 기판 내의 정공들이 게이트 쪽으로 밀려나고, 전자들이 게이트 아래에 모인다. 이로 인해 소스와 드레인을 연결하는 n형 채널이 형성된다.- 이 채널을 통해 전자가 소스에서 드레인으로 이동하면서 전류가 흐른다.- 게이트 전압을 조절함으로써 채널의 크기를 제어할 수 있으며, 이를 통해 드레인 전류가 제어된다.PMOS- 게이트에 음의 전압이 인가되면, n형 기판 내의 전자들이 게이트 쪽으로 밀려나고, 정공들이 게이트 아래에 모인다. 이로 인해 소스와 드레인을 연결하는 p형 채널이 형성된다.- 이 채널을 통해 정공이 소스에서 드레인으로 이동하면서 전류가 흐른다.- 게이트 전압을 조절함으로써 PMOS의 채널 크기도 제어할 수 있고, 이를 통해 드레인 전류가 제어된다.결론적으로, NMOS는 전자를 이동시키는 n형 채널을 형성하고, PMOS는 홀을 이동시키는 p형 채널을 형성한다. 게이트 전압이 이 채널의 생성과 크기를 결정하여 트랜지스터의 동작을 제어하는 것이 기본적인 물리적 원리다.(2) NMOS와 PMOS의 세 가지 동작 영역을 설명하고, 각 동작 영역에서의 단자 전압들 사이의 관계를 정리하시오.NMOS 트랜지스터의 동작 영역차단 영역 (Cutoff Region):- 조건: 게이트-소스 전압 V_GS가 임계 전압 V_th보다 낮을 때.- 설명: NMOS가 꺼진 상태로, 채널이 형성되지 않아 드레인 전류 I_D는 0임.- 전압 관계: V_GS < V_th, 드레인-소스 전류 I_D = 0선형(트라이오드) 영역 (Linear or Triode Region):- 조건: V_GS > V_th이고, V_DS < V_GS ? V_th일 때.- 설명: NMOS가 켜져 있으며, 드레인과 소스 간 저항처럼 동작함. 이때 I_D는 V_DS에 비례함.- 전압 관계: V_GS > V_th, V_DS < V_GS - V_th, 드레인 전류는포화(활성) 영역 (Saturation Region):- 조건: V_GS > V_th이고 일 때.- 설명: NMOS가 완전히 켜져 있으며, 드레인 전류는 V_GS에 의해 제어되고 V_DS에는 거의 영향을 받지 않음.- 전압 관계: , 드레인 전류는 .PMOS 트랜지스터의 동작 영역NMOS 트랜지스터의 동작 영역에서 V_th를 로 바꾸고, GS, DS를 SG, SD로 바꾸면 PMOS에서의 설명이 충족한다.(3) MOSFET의 채널길이 변조 효과에 대해서 설명하고, 채널길이 변조 효과가 전류-전압 특성에 미치는 영향을 설명하시오.MOSFET에서 채널길이 변조 효과는 트랜지스터가 포화 영역에서 동작할 때 나타나는 현상이다. 포화 영역에서는 드레인-소스 전압이 증가함에 따라, 드레인 쪽의 전계가 강해지면서 채널의 유효 길이가 짧아지는 현상이 발생한다. 즉, 드레인 쪽에서 채널이 점차 좁아져 핀치-오프 현상이 일어나며, 드레인-소스 전류에 영향을 미친다. 이로 인해 실제로는 채널 길이가 변조되는 것처럼 보이게 된다.

공학/기술| 2024.12.19| 10페이지| 1,500원| 조회(143)

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