"논리회로"의 검색결과 입니다.

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디지털논리회로 논리회로 vhdl 전전설2 논리회로 설계 논리회로과제

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"논리회로" 검색결과 1,081-1,100 / 9,512건

논리회로실험 실험1 basic gate 결과보고서

2주차 결과보고서실험 1 Basic Gates▶실험과정 및 결과◈ 실험 1 [3-Input AND Gate 과정]- 예비보고서에 작성한 결선도와 같이 회로를 구성하였다.- 74 ... HC08 IC칩의 AND게이트 2개를 이용하여 회로를 구성했다.- gate의 출력은 led를 이용하여 high 출력의 경우에 led가 켜지도록 설치하였다.◈ 실험 1 [3-Input ... Gate 과정]- 예비보고서에 작성한 결선도와 같이 회로를 구성하였다.- 74HC32 IC칩의 OR게이트 2개를 이용하여 회로를 구성했다.- 앞 선 실험과 같이 led를 이용

리포트 | 9페이지 | 1,000원 | 등록일 2013.09.08

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논리회로실험 -카운터 예비

(Synchronous Counter)에 대해 익히고, 여러가지 카운터의 구성 방법도 알아본다.② 이론2진 계수 회로는 모든 계수회로의 기본으로서 입력펄스는 LSB부터 차례로 채워 ... 지고 원하는 지수에 이르렀을 때는 회로 내의 모든 F/F의 출력이 0으로 환원된다. 만일 카운터가 n stage인 경우에는카운터 = Bn2n-1+Bn-12n-2 ... 에 잠정적으로 중간 상태가 존재할 수 있어 논리상의 에러를 유발하게 된다.이러한 전송지연을 없애기 위해서 모든 F/F들은 같은 clock 펄스에 의해 동시에 트리거시킬 필요가 있

리포트 | 8페이지 | 1,000원 | 등록일 2010.03.20

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논리회로실험 실험8 counter 결과보고서

카운터를 결손도에 설계하고 설계를 참고하여 브레드보드에 회로를 설치한다.- 2단 2진 카운터의 출력은 AND게이트를 사용하여 나타내려고 했으나 실험부품이 없어서 4개의 NAND ... 식 Counter? 구성 사진 :- 동기식 3진 Counter를 결손도에 설계하고 브레드보드에회로를 설치한다.- 실험 1에서는 두 번째 플립플록의 입력을 첫 번째 플립플록에서 입력 ... 적으로 점등하는 결과를 얻었다.- 3진 회로이기 때문에 표현형이 3개로 3가지의 경우만이 출력된다. 따라서 예비보고서의 예상은 4가지를 나타내기 때문에 성립할 수 없었다.- 1Hz

리포트 | 9페이지 | 1,000원 | 등록일 2013.09.08

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[디지털논리회로] 프로젝트 - 고속 동작 덧셈기 설계

디지털회로설계프로젝트 #21. 제목- 고속 동작 덧셈기 설계2. 설계 목적- 고속 동작 덧셈기의 설계를 통해 덧셈 과정에 있어서 carry의 역할을 이해하고 carry 처리 방법 ... 기는 32-비트의 입력과 출력을 가지도록 한다.2) 설계 내용- VHDL 언어를 사용하여 설계한다. 이 때 각 논리 게이트는 특정한 지연시간을 가지도록 설계한다.- 32-비트 입력 ... 다. 가산기(adder)의 기본 원리는 10진수의 덧셈에서 같은 자리 수들의 합이 10을 넘게 되면 자리를 올려주는 방식으로 덧셈을 하는 것이다. 디지털 회로에서는 이러한 원리

리포트 | 19페이지 | 1,000원 | 등록일 2014.05.06

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논리회로 실험 시프트레지스터와 카운터

의 J, K 입력에 연결된다면 다음 단의 쌍안정 회로는 이동 명령(shift pulse)에 의해 이전 단의 쌍안정 회로가 가지고 있던 데이터를 지니게 된다. 이러한 연속적인 이동명령 ... 하게 되며 한 상태와 다음 상태에 사이에 일시적인 중간 상태가 존재할 수 있어 논리상의 에러를 유발할 수 있게 된다.이러한 전송지연을 없애기 위해서 모든 F/F들은 같은 clock 펄스 ... 의 구조와 동작원리에 대해 조사하라.-링 카운터는 각각의 상태마다 한 개의 플립플롭을 사용하는 시프트 레지스터의 변형이다.위의 회로도는 J-K F/F 5개를 이용한 5BIT 링 카운터

리포트 | 17페이지 | 1,500원 | 등록일 2010.03.20

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아주대학교 논리회로실험 실험2 예비보고서

1) 실험목적cmos 회로의 전기적 특성 이해2) 실험이론1. Logic levels & DC noise margins (논리 소자의 logic level 판정 방식V ... 하는 시간:VCC의 10%, 90% 값을 기준등가회로논리 회로의 출력이 한 상태에서 다른 상태로 변활 때 걸리는 시간을 천이시간(transition time)이라 ;부른다. 그림(a ... 결정된다. 큰 커패시턴스는 천이 시간을 증가시킨다. 이것은 원하는 바가 아니기 때문에 논리 설계자가 커패시터를 논리 회로의 출력에 의도적으로 연결하는 일은 드물다. 그러나 부유

리포트 | 7페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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아주대학교 논리회로실험 실험7 예비보고서

된 비트에 대한 모든 출력을 가지고 있어, 다른 회로에서 사용할 수 있다. 이러한 시프트 레지스터는 직렬-병렬 변환을 수행하기 위하여 사용될 수 있다.역으로 병렬-입력, 직렬-출력 ... -병렬 변환은 ‘데이터를 처리하는’ 응용이지만 시프트 레지스터는 ‘데이터를 처리하지 않는’응용에도 사용할 수 있다. 시프트 레지스터를 조합 논리와 조합하여 순환 형태의 상태도를 가진 ... 상태 기계를 만들 수 있다. 이러한 회로를 시프트 레지스터 카운터(shift-register counter)라 부른다. 시프트 레지스터카운터가 이진 카운터와 달리 이진 순서로 증감

리포트 | 7페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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아주대학교 논리회로실험 실험9 예비보고서

기 회로를 갖춘 마그네틱 테입이 대형 메모리의 예인데, 보통10 ^{12} 정도의용량을 갖고 있다.컴퓨터의 메모리는 주 메모리와 파일 메모리로 나뉜다. 주 메모리는 고속 반도체 ... 에 공급되어야 하는 전류의 양도 적지만, 재기록을 위한 부가회로가 필요하다.SRAM은 플립플롭으로 구성되어 있기 때문에 전원이 가해지고 있는 동안에는 플립플롭에 저장된 데이터가 계속 ... 해서 데이터를 저장하기 때문에 주기적으로 리프레쉬 동작을 해야 된다. 셀(Cell)의 구조가 간단하여 고집적 회로 실현이 가능하므로 용량이 큰 소자를 구현할 수 있다. 따라서 컴퓨터

리포트 | 8페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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VerilogHDL 가산기 정의와 카르노맵, 논리회로, TB 시물레이션,파형분석과 고찰

해진 결과인 캐리는 더 높은 자리의 두 비트의 덧셈에 추가되어 더해진다. 이때, 아래 자릿수에서 발생한 캐리까지 포함하여 세 비트를 더하는 논리회로를 전가산기라 한다. 전가산기 ... SUM=X x Y x ZC= XY + XZ+ YZ3. 논리회로Z는 입력이므로 Cin으로 대체한 기본게이트로 이루어진 전가산기의 논리회로이다. 하지만 간소화를 거친 뒤 줄일 수 있는데 ... 되는가를 선택하는 것이라고 할수있다.입력된 4개의 값중 하나를 선택해 출력한다.3. 논리회로 및 볼록도멀티플렉서는 많은 입력들 중 하나를 선택하여 선택된 입력선의 2진 정보를 출력선

리포트 | 13페이지 | 1,500원 | 등록일 2015.05.08

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아주대 논리회로실험 실험결과8 RAM(Random Access Memory)

를 그레이 코드로 변환시키는 회로에도 사용 할 수 있다.이러한 RAM실험을 내가 직접 한다는게 신기했고 과연 결과가 잘 나올까 걱정도 됬지만 역시 지난 실험들처럼 이번 실험에서도 성공 ... 적인 결과를 얻을 수 있었다. 처음에 회로를 다 구성하고 나서 원 하는 램의 기능이 잘 되지 않아 문제점을 찾고 있었는데 문제는 내가 구성한 스위치 들에 문제가 있 었다. 내가 1이 ... 사실 정확히 RAM이 무엇이고 어떤 기능을 하는지는 모르는게 사실 이었다. 그런데 이번 실험에서 비록 초반에는 회로구성도 다해놓고 어떻게 작동시킬지도 몰라 당황 했지만 직접 몸소

리포트 | 4페이지 | 1,000원 | 등록일 2014.10.04

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02 논리회로설계실험 결과보고서(전,반가산기)

논리회로설계 실험 결과보고서 #2실험 2. 반가산기와 전가산기 설계1. 실험 목표VHDL을 이용하여 반가산기와 전가산기를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 ... ) Schematic Design1) Design2) Wave Form3) 결과 분석Schematic Design으로 설계하는 방법은 모델링 방식과는 다르게 논리회로를 그려 설계한다. 방법은 다르 ... 적 모델링 방식은 이미 설계된 두 두 논리 회로를 하나로 합쳐 설계하는 방법이다. Half Adder는 두 번 사용하고 OR gate는 한번 사용하여 설계하였다. waveform 결과

리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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[디지털 논리회로 실험] 11장. 비동기식 RS 플립플롭 결과레포트

논리회로실험 A반결과12장비동기식 RS 플립플롭5조이름학번실험일15.05.12제출일15.05.12실험에 사용된 기기 및 부품 : HD74LS02P, HD74LS04P, HD74 ... LS00P실험 11.1 NOR 게이트를 이용한 비동기식 RS 플립플롭1. NOR 게이트를 이용하여 비동기식 RS 플립플롭을 구성한 회로도에 핀 번호를 작성하라.2. 다음과 같이 입력 ... ="11" 인 경우에는 출력 값을 결정할 수 없는 불확실(Unknown)상태가 된다.실험 11.2 NAND 게이트를 이용한 비동기식 RS 플립플롭1. 논리 게이트를 이용하여 비동기식

리포트 | 2페이지 | 1,000원 | 등록일 2016.01.14 | 수정일 2017.10.17

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[디지털 논리회로 실험] 13장. 동기식 D, T 플립플롭 결과레포트

논리회로실험 A반결과13장동기식 D, T 플립플롭5조이름학번실험일15.05.26제출일15.06.02실험에 사용된 기기 및 부품 : 오실로스코프, HD74LS74AP, GD74LS ... 76AN,, 직류전원공급장치,디지털 실험장치, 전압계실험 13.2 D 플립플롭 응용(1) IC 7474를 이용한 지연회로의 회로도 이다. 회로도에 IC 핀번호를 작성하여라.(2 ... 력 Q=0이된다.실험 13.3 T 플립플롭 응용(1) IC 7476(Dual JK Flip-Flop)를 이용한 T 플립플롭의 회로도이다. 회로도에 IC핀 번호를 작성하라.(2) Q

리포트 | 3페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2022.10.13

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아주대 논회실 논리회로실험 실험2 예비보고서

Levels & DC Noise Margins- 논리회로에서의 논리값은 1과 0의 두 종류뿐이지만, 실제로 소자에 걸리는 전압과 전류는 1,0처럼 고정된 값이 아닌 연속적인 값을 가진다 ... 한 성질로 인하여 슈미트 트리거 인버터가 있는 회로는 노이즈에 강한 특징이 있다.3. Resistive Load(DC 특성)- CMOS 논리소자들은 내부에 p채널과 n채널의 푸시풀 ... 1. 실험 목적- CMOS 회로의 전기적 특성을 이해하고 실험을 통해 동작을 확인한다.- 슈미트 트리거와 인버터를 직접 동작해보고 이해한다.2. 실험 이론1. Logic

리포트 | 8페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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[디지털 논리회로 실험] 11장. 비동기식 RS 플립플롭 예비레포트

논리회로실험 A반예비11장비동기식 RS 플립플롭5조이름학번실험일15.04.28제출일15.04.281. 이 장의 실험 목적에 대하여 기술하시오.- 플립플롭의 동작원리를 이해한다. ... - 비동기식 플립플롭과 동기식 플립플롭의 차이에 대해 이해한다.- 동기식 RS 플립플롭의 동작을 이해한다.2. 플립플롭의 기능에 대하여 기술하시오.디지털 논리회로는 조합논리회로 ... 와 순서논리회로로 크게 구분할 수 있다. 조합논리회로는 출력이 현재 입력 값에 의해서 결정된다. 이것은 조합논리회로의 특성이다. 즉, 회로의 출력은 입력이 인가되는 순서 및 입력이 인가

리포트 | 3페이지 | 1,000원 | 등록일 2016.01.14 | 수정일 2022.10.09

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최신 디지털회로실험 실험5 추가논리게이트

실험5. 추가 논리 게이트실험목표 :□ 실험을 통하여 OR와 XOR의 진리표 결정.□ 펄스 파형을 이용하여 OR와 XOR 논리게이트 테스트.□ OR와 XOR 게이트를 사용하여 4 ... 비트 2진수의 1의 보수 또는 2의 보수를 실행하는 회로 구성.□ 모의 실험용 결함에 대한 보수(complement) 회로의 고장 진단.데이터 및 관찰내용 :표5-2 표 5-3OR ... .4보수(complement) 스위치를 조작해도 출력에 아무 영향이 없다.배선이 잘못 됬거나 선에 문제가 있다.결과 및 결론 :OR, XOR 게이트를 직접 회로로 구성해봄으로서 진리

리포트 | 3페이지 | 1,000원 | 등록일 2012.12.02

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아주대 논회실 논리회로실험 실험8 예비보고서

경우 출력은 다시 0부터 시작한다.위 의 회로는 앞의 결과에 영향을 받는 카운터로 사이에 전달 시간이 있으므로 비동기식 카운터이다. 전송지연을 없애기 위해서 모든 F/F들은 같

리포트 | 5페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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아주대 논회실 논리회로실험 실험7 결과보고서

1. 실험 과정 및 결과-실험결과 기록 및 정리- 6bit Shift Right Register위 회로를 브레드보드에 구현한 결과PR1,2=0 Serial Data=0 CLR=0 ... 을 조정하여 기존에 회로에 저장된 값을 초기화하여 회로를 제어할 수 있었다. 시간에 따라 LED에 들어오는 출력 값이 하나씩 이동하는 결과를 확인하였다.-5bit Shift ... Right Register위 회로를 브레드보드에 구현한 결과SER=0 PE=0 CLR=0 A,B,C,D,E=1PE=1CLR=1 PE=0 클럭인가실험2는 실험1의 회로를 74HC96의 IC

리포트 | 6페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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아주대 논회실 논리회로실험 실험2 결과보고서

) Schmitt-trigger의 입출력 특성 확인이 회로를 브레드보드에 구성하고 오실로스코프로 입출력을 측정하는 모습:실험1)과 실험2)는 NOT gate 논리소자를 74HC04 ... 실험에선 CMOS의 동작속도 중 전달지연(Propagation delay)를 확인하는 실험이었는데, 논리회로를 구성할 때 74HC04 IC에서 최대한 많은 NOT gate에 연결 ... 1. 실험 과정 및 결과-실험결과 기록 및 정리실험 1) Inverter의 입출력 특성 확인이 회로를 브레드보드에 구성하고 오실로스코프로 입출력을 측정하는 모습실험 2

리포트 | 8페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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아주대 논회실 논리회로실험 실험3 예비보고서

으로써 구할 수 있다. 이 방법에 의하면 뺄셈은 전가산기를 사용하는 덧셈이 된다. 그러나, 뺄셈을 직접 수행하는 논리 회로를 구성하여 뺄셈을 할 수도 있다. 이번 실험에서는 전감산기 ... 는 한자리인 2진수를 뺄셈하여 차와 빌림수를 구하는 회로- D: 차를 출력- B: 받아내림표시입력출력- 전감산기는 뒷단의 위치에 빌려준 1를 고려하며 두 비트의 뺄셈을 수행하는 논리 ... 은 이진수의 덧셈과 뺄셈을 논리회로로 구성하여 동작을 확인하는 실험이다.반가산기와 반감산기는 두 개의 입력을 받아 두 개의 출력을 내고 전가산기와 전감산기는 세 개의 입력을 받

리포트 | 6페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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