"논리회로실험"의 검색결과 입니다.

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verilog 전전설2 레포트 논리회로 텀프로젝트 실험12 멀티플렉서 vhdl 논리회로실험 디지털회로실험 라인트레이서

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"논리회로실험" 검색결과 701-720 / 4,713건

아주대 논리회로실험 실험결과5 래치와 플립플롭(Latch & Flip-Flop)

이 (1,1)이면 Q와Q'값이 모두1이 나와 Undefined 값이 되어버림을 예상 할 수 있었다. 그런데 Truth table을 보면 알 수 있듯이 우리는 실험에서 회로를 NOR ... 입력단자에 동시에 1 이 인가될 때 출력 값이 한 클록 후의 값의 보수로 바뀌는 기능을 수행하도록 회로를 설계한 F/F이 다. 이러한 이론상 결과값을 예측하면서 실험을 진행 하 ... 이 잘 됬다고 볼 수 있었다. 그리고 이 실험에는 클락의 개념이 들어가 있지 않아 회로 구성도 간단하고 이해도 쉬워 짧은시간에 실험을 마무리 할 수 있었다.그리고 실험2 에서는 클락

리포트 | 5페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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디지털 논리 실험, 산술 논리 회로 실험 결과 보고서

ReservedⅠ 결과분석 및 고찰이번 실험은 CPU(Central Processor Unit)와 같은 Controller Unit의 기본이 되는 동작을 수행하는 논리회로인 산술논리장치(ALU ... 한 코드를 설정된 제어 스위치로 값을 넣어서 결과를 살펴볼 수 있었다. 실험에서는 산술논리장치를 4비트로 구현하여 위의 table에 있는 12가지 연산을 확인하였다. 이와 같이 ... ??Ⅹ?Ⅸ 실험결과module ALU(en, ctrl_s, in_a, in_b, out_f);input en;input [3:0] ctrl_s;input [3:0] in_a

리포트 | 10페이지 | 1,500원 | 등록일 2009.07.18

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디지털 논리 실험, 산술 논리 회로 실험 예비 보고서

Ⅰ. 실험목표(1) 마이크로 콘트롤러 유닛(Micro Controller Unit)의 핵심 논리회로인 산술 논리회로(Arithmetic Logic Unit)를 이해하고 구성 ... CPU와 같은 콘트롤러 유닛의 기본이 되는 동작을 수행하는 놀리회로가 산술논리장치(ALU)이다.(1) 논리연산 : 두 개의 논리 입력을 가지고 하나의 논리 출력을 가지는 논리회로 ... 를 생각해 보자. 두 개의 논리 입력 중에서 NOT 연산자를 조합하여 하나의 값만을 취해도의 네 개의 서로 다른 논리 출력을 생성하는 회로를 형성한다. 세 개의 기본 논리연산인 AND

리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18

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논리회로실험 실험2 Electrical feature of CMOS semiconductor 결과보고서

에 higC만 다른 회로구성이다.- 앞선 실험과 마찬가지로 도선과 서플라이 간에 접점과 프로브와 도선과의 접점을 흔들거나 조작할 때 그래프의 점의 커지고 오차가 커져서 그래프를 판단할 수 ... _{`9.6% ◈ 실험 3-2 : CMOS의 DC 특성 확인(Rp 계산)? 회로구성 사진 :- 결손도와 같이 회로를 구성하였다.- 74HC04를 사용한다. 디지털 멀티미터를 이용 ... 100```=``9.1%◈ 실험 4 : CMOS의 AC 특성 확인? 회로구성 사진 :- 결손도와 같이 회로를 구성하였다.- 오실로스코프의 파형발생기를 이용하여 사각파형을 회로에 인가

리포트 | 9페이지 | 1,000원 | 등록일 2013.09.08

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논리회로실험 기초 ( Or cad사용법 및 논리게이트 기초)

논리회로실험결과 레포트11. Or cad 사용법 익히기2. 게이트 소자 성질 익히기학 번 20073003이 름 임 수 민실험목표Or cad 기능 가운데 schematic ... Capture를 이용하여 논리 회로를 작성하고 Simulation을 통해 입력신호와 출력신호를 분석해 본다.실험A. 기본 게이트 출력다음의 회로를 OrCAD의 Capture 기능을 이용 ... 된다.? De morgan 응용 출력 결과입 력출 력측정 출력 전압(V)ABC0000011110111111실험2-A. AND 게이트(실험2기본논리회로)? 회로도? Run조건- inA= 0

리포트 | 12페이지 | 1,000원 | 등록일 2011.11.21

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논리회로실험) 부울대수의 간소화(2) 결과보고서

하다는 점이 있었고 , 그 결과 값은 두 식이 서로 같다는 결론이 나왔다 .2 . 실험 고찰1 . 아래의 회로도와 같은 결과 값이 나오는 부울 식을 완성하고 , Verilog HDL ... 결 과 보 고 서5주차부울대수의 간소화(2) : Verilog HDL code1. 실험 과정* 본 실험은 f = ab' + a'b'c, s = b'( a + c ) 라는 두 개 ... 00010011010101111001101111011110* 다음 결과 값 f 는 Input ( a:1 , b:1 , c:1 ) 일때만 출력 값( f ) 이 0 이 나왔다.* 실험 분석본 실험의 목적은 f

리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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논리회로실험) 부울대수의 간소화(1) 결과보고서

결 과 보 고 서4주차실험 3 : 부울대수의 간소화(1)- Schematic 이용1. 실험 과정* 본 실험은 ① F = AB' + A'B'C, ② S = B'( A + C ... ②과정 5 : S = B' (A + C) 결과 값 확인InputOutputABCXYS000100001111010000011010100111101111110010111010* 실험 ... 로 결과 값을 비교하여 두 개의 결과 값이 같음을 증명 하는 실험이다 . 이 실험의 목적은 부울 대수를 간소화 하였을 때 간소화 전과 간소화 후 의 결과 값이 정말 같은 지 확인

리포트 | 9페이지 | 2,000원 | 등록일 2014.01.06

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[A+ 결과보고서] 아주대 논리회로실험 실험3 '가산기& 감산기'

omplement한 1-0이다. 즉, -2이다. 2bit 2′s complement의 범위는 -2에서 1까지임을 논리회로에서 배운 결과 알고 있다.●감산기 예비보고서 결과 및 실험 결과 ... 는 결과값이 일치하였다. 사실 이 실험은 어떠한 양을 측정하는 실험이 아니고 단순히 회로도에 입력을 가했을 때, 생기는 결과가 명확히 정해져 있는 실험이므로, 실험값이 예비보고서 ... 와 이론적인 결과값이 같을 경우에는 실험진행시 회로를 올바르게 구성했다는 것 밖에 분석할 수 없는것같다.●감산기(Subtractor) 실험결과3)반감산기 구성 및 결과 확인(위부터 D

리포트 | 5페이지 | 1,000원 | 등록일 2015.03.27

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[A+ 예비보고서] 아주대 논리회로실험 실험3 '가산기& 감산기'

에 더함으로써 구할 수 있다. 이 방법에 의하면 뺄셈은 전가산기를 사용하는 덧셈이 된다. 그러나, 뺄셈을 직접 수행하는 논리 회로를 구성하여 뺄셈을 할 수도 있다. 이번 실험에서는 전 ... 실험 3 예비보고서1. 실험목적-Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해본다.-디지털 시스템의 기본 요소인 가산 ... 과 차이점을 이해한다.2. 실험이론●가산기(adder)-이번에 실험할 가산기에는 전가산기(full adder: FA)와 반가산기(half adder: HA)가 있는데, 간단

리포트 | 5페이지 | 1,000원 | 등록일 2015.03.27

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논리회로설계실험_다양한 가산기

1.반가산기 (Half Adder) : Behavioral Modeling1)HDL코드library ieee;use ieee.std_logic_1164.all;entity HA isport(X,Y : in std_logic;s,c : out std_logic);end ..

리포트 | 13페이지 | 1,000원 | 등록일 2010.04.10

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[논리회로실험] Basic Gates (결과)

1. 실험목표1) 기본적인 logic gates(AND, OR, NOT, NAND, NOR, XOR)에 대해 알아본다.2) logic회로에서의 Boolean equation ... 을 증명하고 설명하라.가) 실험 A(a)구성한 회로도INPUTOUTPUTABXYUVW0000111010011010001011111000Truth Table▶ 드모르간 법칙에 따르면인데 ... 위 회로를 분석하면이고이고 실험결과 X와 Y의 값이 같으므로 드모르간 법칙이 성립한다고 할 수 있다.나) 실험 B(b)구성한 회로도INPUTOUTPUTABCXYUVW

리포트 | 11페이지 | 1,500원 | 등록일 2009.03.20

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[논리회로실험] decoder와 encoder (결과)

egment LED 1개3. 실험방법 및 결과1) 2단 2진 카운터그림 2. 2단 2진 카운터 decoding gate그림 2의 회로를 구성하여 그림 3에 다음의 파형을 그리 ... gate의 6번 핀 출력파형그림 3. 2단 2진 카운터 실험의 waveform2) 3진 카운터이 실험에서는 카운터 각각의 카운트 상태를 디코딩할 것이다. 그림 4의 회로를 연결 ... 1. 실험목표1) 카운터를 이용해 디코딩과 인코딩의 코드 변환 동작에 관해 실험하고 그 동작 원리를 이해한다.2. 실험 장비 및 부품1) 5V 전원2) 오실로스코프3) 저주파

리포트 | 7페이지 | 1,500원 | 등록일 2009.03.20

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아주대 논리회로실험 실험예비5 래치와 플립플롭(Latch & Flip-Flop)

실험 5. 래치와 플립플롭(Latch & Flip-Flop) 예비보고서● 이론(1) Flip-flop(이하 F/F) : 두 가지의 안정 상태를 갖는 소자로서 외부로부터 신호 ... 한 특성으로 F/F는 순차회로(sequential circuit) 구성의 기본 요소가 된다.- F/F의 종류 : R-S(Reset-Set), D(Data), T(Toggle), J-K ... F/F 등이 있다.(2) R-S F/F (R-S Latch with Enable)다음의 R-S F/F은 NAND 게이트로 만든 플립플롭 회로이다. 이 회로는 R-S latch

리포트 | 7페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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[논리회로실험] Basic Gates (예비)

1. 실험목표1) 기본적인 logic gates(AND, OR, NOT, NAND, NOR, XOR)에 대해 알아본다.2) logic회로에서의 Boolean equation ... 한다.(7) 불린 연산자의 표기방법{구 분실험에서의 표기다른 표기법의 미AND& ,연언CONJUNTIONOR+선언DISJUNTIONNOT￣∼ , － , ￢부정NEGATION논리연산자 ... type논리회로 시간에 배운 일반적인 TTL 소자는 출력간의 회로가 토템폴(totem-pole)방식으로 되어 있어서 출력단을 구성하는 2개의 트랜지스터 중에서 항상 1개가 ON 상태

리포트 | 15페이지 | 1,500원 | 등록일 2009.03.20

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[논리회로실험] decoder와 encoder (예비)

egment LED 1개3. 실험관련 이론1) ENCODER(부호기)① 외부에서 들어오는 임의의 신호를 부호화된 신호로 변환하여 컴퓨터 내부로 들여보내는 조합논리회로② 디코더 ... 와 반대 작용을 하는 조합논리 회로③ 문자, 숫자, 기호 등을 2 진 부호로 변환시킬 때 사용④ 2n 개의 입력과 n개의 출력으로 구성(2n X n 인코더)⑤ 4 X 2 인코더 ... D3001000010100100010110001진리표4. 실험방법1) 2단 2진 카운터그림 2. 2단 2진 카운터 decoding gate그림 2의 회로를 구성하여 그림 3에 다음

리포트 | 13페이지 | 1,500원 | 등록일 2009.03.20

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전자회로실험 16장 bjt논리 반전기 예비

1. 목적1) 논리 반전기의 회로기능과 중요한 특성들을 이해한다.2) BJT를 이용한 논리 반전기 회로를 실험을 통해 이해한다.2.예비지식2.1 이상적인 디지털 논리 반전기논리 ... . 이 때 트랜지스터는 활성영역에서 동작할 것이고, VBEon = 0.2V이다.준비 3.1.1)에서 준비 3.1.4)까지의 결과를 이용하여 논리 반전기 회로의 입출력전압전달 특성 ... 을 스케치 하라.3.2) 논리 반전기 회로의 입출력 전압파형1) 그림 16.4의 회로에서,그리고 이고 트랜지스터의β = 150 이다.2) 회로의 입력에 tr = tf = 1us이고 폭

리포트 | 8페이지 | 1,500원 | 등록일 2012.11.04

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디지털로직실험 13장 디멀티플렉서를 이용한 조합논리 회로

실험13디멀티플렉서를 이용한 조합 논리● 실험 목표□ 디멀티플렉서를 이용한 다중 출력 조합 논리 회로의 설계.□ 오실로스코프를 아용하여 카운터-디코더 회로의 타이밍 다이어그램 ... 이 켜진다.1. 실험 보고서의 그림 13-6에 미완성의 회로도가 있다. 74LS139A는 상태 디코더이고반전 입력 NOR 게이트로 그려진 AND 게이트는 출력 논리를 만든다. 진리표 ... , 녹색 2개저항: 330 Ω 6개, 1.0㏀ 2개● 실험 순서교통 신호 디코더이번 실험에서의 회로는 ‘이론 요약’에서 설명한 바와 같이 교통 신호 제어 시스템의 네가지 상태(s

리포트 | 7페이지 | 4,500원 | 등록일 2013.06.22 | 수정일 2021.02.02

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논리회로실험) 부울대수의 간소화(2) 예비보고서

예 비 보 고 서5주차실험 4 : 부울대수의 간소화(2)-Verilog HDL code 이용1. 실험 목적- 부울대수를 Verilog HDL의 형태로 표현하는 방법을 이해한다. ... - Verilog HDL code로 Quartus II를 이용하여 합성하고 Programming 하는 방법을 이해 한다.2. 기본 실험 이론1) Verilog HDL 이란 ?? ... - Verilog Hardware Description Language ( 하드웨어 기술 언어 )- 전자회로에 대한 구성과 설계, 동작 구현과 그 검증에 용도가 있다.- C언어와 비교

리포트 | 4페이지 | 2,000원 | 등록일 2014.01.06

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[논리회로실험] CMOS회로의 전기적 특성(결과)

한 회로도구성시 참고사항▶ 실험에 사용되는 1번,2번,7번,14번을 제외한 나머지 입력에 대하여 풀업/풀다운처리하였다.(2) 오실로스코프에 프루브 2개를 설치한 다음 CH1,2 VDIV ... 회로가 INVERTER이므로 OUT은 0을 나타내야한다. 하지만 CH2(VOUT)의 오프셋 전압이 -1V이므로Y축은 0V에서 1V 뺀 -1V를 나타내야한다. 실험방법에서처럼 (4 ... .5V로 설정하여 다음과 같은 회로를 구성한다.구성한 회로도▶ 실험1에서 사용한 기판에 칩만 바꾸었다.(2) 오실로스코프에 프루브 2개를 설치한 다음 CH1,2 VDIV는 1V

리포트 | 8페이지 | 1,500원 | 등록일 2009.03.20

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[논리회로실험] CMOS회로의 전기적 특성(예비)

output of a logic circuit takes to change from one state to another(논리회로에서 하나의 상태에서 다른 상태로 천이할 때 걸리 ... 1. 실험목표1) High-speed CMOS logic family인 74HC시리즈의 전기적 특성을 이해하고 실험을 통해 동작을 확인한다.2) CMOS IC의 데이터시트 ... . 실험 장비 및 부품1) DC 전원공급기(power supply)2) 파형발생기3) 오실로스코프, BNC 프루브 2개4) 멀티미터5) IC : Inverter Philips 74HC

리포트 | 12페이지 | 1,500원 | 등록일 2009.03.20

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