"논리회로보고서"의 검색결과 입니다.

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"논리회로보고서" 검색결과 541-560 / 2,329건

[공학기술]Digital 논리회로 실험에 관한 보고서(예비레포트)

12. Digital 논리회로 실험에 관한 보고서학과전자전기공학부학번20021296조성명김완섭점수☞목표digital 논리회로의 하나인 TTL NAND gate의 동작원리를 알아보 ... aturation, reverse-active)되어 출력이 완전히 변할지, 짐작한 결과로부터 보고서의 그림 1(a)/(b)에 Q3가 없는/있는 경우의 입출력관계 특성그래프를 그려 넣고 그 꺾인 ... 다. 결과에비해 0에 가까운 값이 측정되었다.Q3를 결선한 TTL NAND회로위에서처럼 V2를 5V로 고정시키고 V1을 0~5V까지 변화 시킬 때의 출력파형을 관찰해 보았다.그리고

리포트 | 7페이지 | 1,000원 | 등록일 2007.07.29

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아주대논리회로실험 7장시프트레지 예비보고서(기본구성+빵판+예상결과)

하여 report를 작성하였음을 서약합니다.학 부: 전자공학부과목명: 논리회로실험교수명:분 반:조 :학 번:성 명:1실험9. 예비 16조 허성인실험7. 예비보고서 16조1. 실험 목적시프트 ... 특성러한 연속적인 이동명령에 의해 정보가 다른 레지스터로 이동할 수 있게 된다. 시프트 레지스터 회로에서 정보의 이동방향은 왼쪽과 오른쪽이 모두 가능한데 이중 왼쪽으로 이동하는 것 ... 째의 stage에 데이터가 나타난다. 따라서 시프트 레지스터는 지연 회로로도 사용할 수 있다.직렬 형태의 정보는 한 번에 한 비트씩 하단 레지스터에 입력으로 전달된다. 이렇게 한

리포트 | 8페이지 | 1,500원 | 등록일 2011.12.21

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논리회로실험- D/A CONVERTER, A/D CONVERTER 결과보고서

9장 D/A CONVERTER & A/D CONVERTER 결과보고서(1) D/A converter1) 그림 4의 회로를 구성한다.2) Single pulseclock으로 s ... 에 참가하여 실험을 완성하였다. 처음에 RESET을 잘못시켜주어서 7490칩이 제대로 COUNTER 동작하지 않아서 실험이 힘들었다. 먼저 보고서의 그림대로 회로를 구성한 뒤 출력 값 ... 는 D/A Converter의 계통도를 보여준다. 변환기는 저항 회로망과 가산 증폭기로 나누어진다. 저항 회로망 입력에 각각, 1, 21, 22, 23의 자리값을 주며, 반면에 가산

리포트 | 10페이지 | 1,000원 | 등록일 2008.02.25

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Verilog 및 Quartus II를 이용한 논리회로 설계 실습 5-예비,결과 보고서

2개를 NAND gate로 회로 구성하여 직렬 연결시키는 것에 불과하기 때문에 어렵지 않았고, LED로 회로의 출력을 확인한 결과에서도 예비보고서에 작성한대로 출력되어 나왔다.3 ... 에 회로를 연결할 때 약간 혼란을 겪기도 했다.D F/F을 이용한 synchronous parallel load 기능이 있는 4-bit shift register예비보고서를 작성 ... 실험5 예비보고서1) NAND gate를 이용하여 S-R latch를 구현하고, 이를 이용하여 D latch 및 master-slave D F/F을 구현하시오.SRQQ

리포트 | 13페이지 | 1,000원 | 등록일 2009.01.25

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Verilog 및 Quartus II를 이용한 논리회로 설계 실습 2-예비,결과 보고서

실험2 예비보고서① Verilog의 Module instantiation에 대하여 설명하시오.-> Windows는 메모리의 효율적인 사용을 위하여 프로그램의 수와는 관계없이 코드 ... .-> 실험1과 실험2의 파형을 비교해 보았을 때, schematic으로 시뮬레이션한 waveform은 verilog로 시뮬레이션한 waveform보다 노이즈가 적게 나왔으나 회로 ... ], Cout);endmodule->실험 1,2,3 모두 같은 파형의 신호를 입력하였을 때 출력 역시 같았다. 회로지연시간은 schematic이나 gate-level로 시뮬레이션한 회로

리포트 | 9페이지 | 1,000원 | 등록일 2009.01.25

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Verilog 및 Quartus II를 이용한 논리회로 설계 실습 3-예비,결과 보고서

설계이 회로도는 예비보고서에 작성했던 BCD code의 9의 보수기 논리도를 바탕으로 설계과정에 필요하다 생각되어 7조의 회로도를 참고하여 작성한 것이다.9의 보수기에는 7404 ... 실험3 예비보고서① BCD 입력에 대한 9의 보수 생성기의 진리표를 작성하시오. 이 회로의 입출력 및 동작은 다음과 같다.A. 입력: 4 자리 BCD codeB. 출력:i. 입력 ... view를 이용해 얻은 것이다.실험3 결과보고서?설계된 회로의 동작 및 설계 방법에 대하여 검토하고 토의 사항을 기술하시오.input (BCD 9의 보수)output (7-segment

리포트 | 8페이지 | 1,000원 | 등록일 2009.01.25

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Verilog 및 Quartus II를 이용한 논리회로 설계 실습 I-예비,결과 보고서

Verilog 및 Quartus II를 이용한 논리회로 설계 실습 I실험1 예비보고서① 3-to-8 line decoder의 동작에 대하여 조사하고 다음의 진리표를 완성하시오. ... 이 편하고 쉬우나, 좀 더 익숙해지면 behavioral modeling로 하는 편이 Compile했을 때 에러가 나면 디버그하기 쉽고 편하다.실험1 결과보고서1) Verilog ... XXX11④ Digital 회로를 Verilog을 사용하여 설계하는 방법과 schematic을 이용하여 설계하는 방법을 비교하시오.-> Verilog를 사용하여 설계하는 방법

리포트 | 8페이지 | 1,000원 | 등록일 2009.01.25

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Verilog 및 Quartus II를 이용한 논리회로 설계 실습 4-예비,결과 보고서

실험4 예비보고서1) 그림 1과 같은 Priority encoder를 y0의 priority가 가장 높고 y7이 priority가 가장 낮게 설계하시오.● 제시된 priority ... 실험4 결과보고서 ... 서의 Priority encoder의 진리표예비보고서에 Priority encoder의 진리표를 작성할 땐, 지시사항을 제대로 읽지 않고 보고서를 썼기 때문에 y0을 우선순위

리포트 | 6페이지 | 1,000원 | 등록일 2009.01.25

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Verilog 및 Quartus II를 이용한 논리회로 설계 실습 6-예비,결과 보고서

실험6 예비보고서1) 입력 sequence 0101을 detect하는 Mealy machine을 상태도, 상태표, 상태할당을 하여 설계하고 시뮬레이션 하시오.Mealy ... register와 D F/F를 이용한 8 bit 곱셈기의 waveform2실험6 결과보고서Mealy machine sequence detector 상태도1) Mealy machine s ... hem 1)의 회로를 Moore machine으로 설계하시오.Moore machine의 상태도를 작성하면 다음과 같다.Moore machine sequence detector 상태도S

리포트 | 13페이지 | 1,000원 | 등록일 2009.01.25

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[공학기술]디지털 논리회로 1,2,3장 예비보고서

Gate 회로를 구성하고 입력 A의 변화에 따른 출력 Y의 상태를 [표 1-7]에 기록하라.제2장UNIVERSAL 게이트 (NAND, NOR)1. 실험 목적논리 회로에서 가장 많이 사용 ... . 실험목적Exclusive-OR(XOR) 및 Exclusive-NOR(XNOR) 게이트의 기본 논리동작 및 특성을 실험을 통하여 이해하며 그 응용회로를 학습한다.2. 관련이론 ... 제1장기본 논리게이트 (AND, OR, NOT)1. 실험목적기본 게이트 (AND, OR, NOT)의 동작특성을 이해하고, 이들을 응용할 수 있는 능력을 기른다.2. 관련이론

리포트 | 36페이지 | 1,000원 | 등록일 2007.05.08

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결과보고서 // 9.순서논리회로의 해석과 설계 10.비동기식계수기 11.동기식계수기

게이트를 통해 CLR을 작동시켜 초기화를 시킬 수 있다.*결론 및 고찰비동기식 count-up계수기와 count-down계수기는 생각보다 회로가 간단하여 어려움없이 실험을 성ㄱㅇ시킬 ... 수 있었다.up-카운터와 down카운터의 회로와 펄스파형을 통해서 동작원리를 정확히 알게 되었다.10진 계수기를 설계할 때 교재에 있는 회로를 보고하였는데 제대로 작동하지 않 ... 았다.실험시간엔 시간이 모자라 원인을 파악할 수 없었는데, 교재의 회로에서 Q1과 Q3에 1이 발생시 NAND게이트를 통해 0이 CLR로 들어가기 때문에 초기화가 되지 않았을 것이다.

리포트 | 11페이지 | 1,000원 | 등록일 2010.11.17 | 수정일 2018.09.10

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[디지털논리회로설계실험]디지털 논리회로 설계실험 예비보고서 7장 부호변환회로

논리 회로이므로, 조합논리 회로를 설계하는 다음 절차에 의하여 설계한다.⑴ Block Diagram을 그리고 주어진 조합논리회로의 문제를 분석한다.⑵ 진리표(Truth Table ... )를 작성한다.⑶ 카르나 맵(Karnaugh Map)을 이용하여 간략화한다.⑷ 최적으로 간략화된 출력 변수의 논리식을 유출한다.⑸ 유도된 논리식을 논리회로로 작성한다.예를 들어, 3 ... 으로 간략화한 식은 다음과 같다.이상과 같이 간략화 된 출력변수의 부울 함수식을 논리회로로 구현하여, 입력된 Excess-3 Code를 그에 해당하는 BCD Code로 변환시켜주

리포트 | 8페이지 | 2,000원 | 등록일 2005.03.30

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[디지털논리회로설계실험]디지털 논리회로 설계실험 예비보고서 5장 기본 연산 회로

가산기 (HA : Half Adder)]반가산기는 [그림 5-1]과 같이 2개의 1Bit 2진수 A,B를 더하여 그의 합(S)과 자리올림수(C)를 출력하는 논리 연산회로이다.반 ... 가산기의 진리표, 논리식, 논리회로는 [그림 5-2]와 같다.[그림 5-1 반 가산기의 블록선도][그림 5-2 반 가산기]InputOutputABSC*************101 ... ⒜ 진리표⒝ 논리식⒞ 논리회로2.2 전 가산기 (FA : Full Adder)전 가산기는 [그림 5-3]과 같이 이전단에서 발생한 자리올림수()를 포함하여 2개의 1 Bit 2진수 A

리포트 | 11페이지 | 2,000원 | 등록일 2005.03.30

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[전자공학 예비보고서] digital 논리회로

1. 목 표digital 논리회로의 하나인 TTL NAND gate의 동작원리를 알아보고 출력측에 같은 종류의 소자가 몇 개나 부하로 연결될 수 있는지를 나타내는 fan-out ... {beta_R =0.1□논리 0/1에 해당하는 아날로그 전위{V(0)=V_CE,sat =0.2[V], {V(1)=V_CC =5[V]※ {Q_11 /Q_22와 {Q_2로만 구성되어 있 ... 를 saturation시 켜서 그 collector전위가{v_Y =v_C2 =V_CE,sat =0.2[V](low)가 되도록 하기에 충분하도록 회로가 만들어지는 것이 정상이다.B1

리포트 | 9페이지 | 1,000원 | 등록일 2003.12.20

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[논리회로실험] AND,OR,NOT 예비보고서

하고, 스위치를 이용하여 표 5과 같이 입력 V,W,X 및 Y를 변화시키면서 출력의 논리상태값을 측정 기록하라6. 예비보고서(1) LogicWorks의 74 series TTL ... 1. 실험. 1. AND,OR.NOT 게이트2. 이론○ 논리 회로( Logic gate)란?0과 1의 값을 입력받은 후, 이를 가공하여 출력시켜주는 회로를 일컫 ... 는다.transistor 나 diode를 작은 반도체 웨이퍼 상에 가공한 직접회로(integrated circuir: IC)의 형태로 우리가 사용할 수 있다. 이들 IC는 전압의 크기로 논리상태

리포트 | 8페이지 | 2,000원 | 등록일 2004.07.23

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[전기전가](디지털논리회로실험)인코더, 디코더 (Encoder, Decoder) 결과 보고서

인코더, 디코더 (Encoder, Decoder) 결과1. 실험 결과(1) Verilog 코드module PRIORITY_ENCODER_8_TO_3 (D, XYZ); // module 설정input [0:7] D; // input 선언 (1비트 8개)output [2:..

리포트 | 10페이지 | 1,000원 | 등록일 2007.08.14

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[디지털논리회로설계실험]디지털 논리회로 설계실험 예비보고서 6장 대소 비교 회로 및 다중 출력 회로

다. 즉, 이 회로는 입력 A, B를 비교하여 W, X, Y에 두 수의 비교 결과를 출력하는 조합 논리 회로이다. 1bit의 2진수 A, B 2개를 비교하여 W, X, Y에 두 수 ... 의 비교 결과를 출력하는 1bit 2진 비교기의 진리표 및 논리회로는 [그림 6-1]과 같다.[그림 6-1 1bit 2진 비교기]또한 2개 이상의 입력단자와 하나의 출력 단자를 갖 ... 고 모든 입력이 같을 경우에는 “1”의 신호가 출력되며 그 이외의 경우에는 “0”의 신호가 출력되는 회로를 일치회로라 한다. 2입력 일치회로의 진리표 및 논리회로는 [그림 6-2

리포트 | 10페이지 | 1,500원 | 등록일 2005.03.30

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[논리회로] 가산기 실험 예비보고서

예비보고서1. 제목 : 4장. 가산기2. 목적1)반가산기와 가산기의 원리 이해2)가산기를 통하여 논리회로 구성3)가산기를 이용한 가산 연산장치 이해3. 필요한 소자4. 이론1)반 ... 가산기①정의2변수 (A,B)에서 합(Sum)과 자리올림(Carry)을 계산하는 회로로 컴퓨터 내부에서 가장 기본이 되는 회로.②진리표4자리수 중에서 한 자리수의 셈만을 생각한 경우 ... .③논리식④회로설계2)전가산기①정의3변수 (A,B,C)에서 합(Sum)과 자리올림수(Carry)를 계산하는 회로.가산기에 입력되는 두 개의 변수가 2비트 이상일 경우에는 아래 자리

리포트 | 5페이지 | 1,000원 | 등록일 2003.05.14

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[논리회로실험] 감산기 결과보고서

실험 5. 감산기 결과 보고서ABbd*************1001.그림 5.5 회로를 구성하고, 출력전압을 표 5.3에 기입하시오.2.그림 5.6 회로를 구성하고, 출력전압 ... 을 표 5.4에 기입하시오.ABbd0000010110111100ABbd00000101101111003.그림 5.7 회로를 구성하고, 출력전압을 표 5.5에 기입하시오.4.그림 5.8 ... 회로를 구성하고, 출력전압을 표 5.6에 기입하시오.5.그림 5.9 회로를 구성하고, 출력전압을 표 5.7에 기입하시오.ABCbd

리포트 | 2페이지 | 1,000원 | 등록일 2003.05.14

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디지털 논리회로 실험, 부울법칙 및 드모르간, 글리치, 해저드, half/full adder 실험 예비 보고서

을 이해한다.⑤ 해저드를 제거하는 방법을 이해한다.⑥ Half Adder와 Full Adder의 구성과 동작 원리를 이해한다.⑦ Adder을 이용하여 간단한 논리회로를 직접 구성 ... 해본다.2. 기본이론1) 효율적인 논리 회로를 만들기 위해서는 최적화된 부울 방정식이 필요하다. 부울 방정식을 만드는 방법으로 부울 법칙과 드모르간 정리가 사용된다.부울 대수 법칙 ... 하는 노이즈 펄스로 인해 일어나는 컴퓨터의 일시적인 오동작. 잘못된 출력이나 시스템 충돌을 일으키는 원인이 된다. 하드웨어적인 문제.해저드(Hazard) : 논리 회로에서 입력 논리값

리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18

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