"논리회로 vhdl"의 검색결과 입니다.

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vhdl 8bit alu fpga 프로젝트 fsm 보고서 4bitfulladder 신호등 회로

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"논리회로 vhdl" 검색결과 21-40 / 485건

[VHDL][논리회로] Full adder 설계(xor과 and or not)

[VHDL][논리회로] Full adder 설계A+받은 설계 입니다xor과 and or not 2가지로 설계

리포트 | 1,000원 | 등록일 2014.11.15

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아주대 논리회로 vhdl Key Pad 자물쇠 과제[학점 A+]

4자리 비밀번호를 이용한 자물쇠문은 open 뿐 아니라 입력한 비밀번호의 오류여부 출력입력 : 4자리 비밀번호(4자리 digit, 각 자리는 4bit(3 downto 0)출력 : Door open 여부 1 bit(1: open, 0:Lock), 비밀번호 오류 여부 4 ..

리포트 | 12페이지 | 3,000원 | 등록일 2016.05.30 | 수정일 2016.06.02

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[VHDL][논리회로] Halfadder 이용한 multiplier(2진 곱셈기)

[VHDL][논리회로] Halfadder 이용한 multiplier(2진 곱셈기)A+받은 설계 입니다

리포트 | 1,000원 | 등록일 2014.11.15

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아주대 논리회로 VHDL 두 번째 과제 door lock

(1) 문제 설명 및, 예상결과. 설정한 비밀번호가 5017인데, 입력한 비트 4비트 4개와 각 자리의 비밀번호를 비교해봐서 같으면 wrong이 0이 출력이 되고, 다르면 1이 출력이 된다.5017의 값을 넣지 않는 이상 wrong이 1이 하나라도 존재할 것이며, 따..

리포트 | 3페이지 | 4,000원 | 등록일 2014.03.23

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아주대 논리회로실험 프로젝트 FPGA를 통한 VHDL 구현 프로젝트 - 비밀번호

는 Appendix에만 기재, vhd 파일은 제출하지 않음)① Shifting function-. Shifting function은 이미 프로젝트 이전 논리회로실험에서 구현해 본 바 ... 에 대한 문제 해결 과정은 coding에 대한 정확한 이해도 같이 동반되었다. 더불어 신호의 저장, shifting, 7 segment 등 기존 논리회로실험에서 실험한 내용들을 직접 ... FGPA를 이용한 VHDL 구현 프로젝트 - 비밀번호#1. 설계 목표-. FPGA Kit에 있는 7 segment 모듈과 Keypad 모듈을 활용하여 디지털 잠금 장치를 설계

리포트 | 28페이지 | 3,500원 | 등록일 2016.07.09

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디지털 논리회로 VHDL 코딩 과제 4bit full adder 설계

1. 실험목표이번 실험의 목표는 4bit full adder를 VHDL언어로 코딩하여 ModelSim프로그램으로 시뮬레이션하는 것이었다. (단 XOR를 사용하지 않는다.)2 ... 한 회로가 되었다. (마지막장 그림 참조)어떻게 코딩을 해야할까 하다가 우선 처음으로 되돌아가 진리표에서 S의 논리식을 다시 찾았고,S의 논리식을 X와 X’으로 묶어서 정리할 수 있 ... =X[Y(CIN’)+Y’(CIN)]+X’[Y(CIN)+Y’(CIN’)]으로 표현되고 총 3개의 MUX를 이용하면 간단히 회로를 짤 수 있었다.그런데 잘 생각해보니 처음에 Y에 의해

리포트 | 16페이지 | 2,000원 | 등록일 2014.10.13 | 수정일 2015.12.07

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아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계

논리회로 V H D L 프로젝트 과제목 차1. 프로젝트 문제 (설계 조건)2. 프로젝트 문제 분석 (설계 예상 방향)3. 소스 코드4. Testbench 코드5. ModelSim ... 프로그램을 이용한 Testbench 코드 시뮬레이션6. XST로 합성한 RTL 회로7. 고찰8. 추가적인 설계 Ⅰ: 다른 방식의 설계 (입력이 ASCII CODE)9. 추가적인 ... -Segment에 출력되는 형태는 정해져 있고 만약 지정되지 않은 입력을 넣었 을 때 Eorror형태의 출력이 나타나도록 한다.작성한 VHDL파일에 대한 Testbench파일

리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02

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아주대 논리회로 VHDL 첫번쨰 과제 자판기

첫 번째 과제는 자판기를 금액으로 표시하는 것으로써, 각 세그먼트 당 8bit 출력으로 만들었고 출력을 결정하는 입력을 4-bit로 표현하였다. 4-bit로 표현했으므로, 0~15까지 값을 결정해줄 수 있는데, 우리가 표현할 숫자는 0~9 까지이므로, 10~15까지는 ..

리포트 | 4페이지 | 4,000원 | 등록일 2014.03.23

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[논리회로실험] 실험3. VHDL을 이용한 가산기설계2

과 목 : 논리회로설계실험과 제 명 : 실험3. VHDL을 이용한가산기설계2(CLA)담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.04 ... Adder'를 설계한다. 즉, carry를 따로 계산해서 연산의 속도를 증가시킬 것이다.Design① Describe what your circuit does이번에 설계할 회로 ... 는 'Carry Lookahead Adder'이다. 'Carry Lookahead Adder'는 아래 그림과 같이 구성된다.그림 SEQ 그림 \* ARABIC 1 4bit CLA이 회로는 크

리포트 | 22페이지 | 2,500원 | 등록일 2014.03.22

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[논리회로실험] 실험2. VHDL을 이용한 가산기설계1

과 목 : 논리회로설계실험과 제 명 : 실험2. VHDL을 이용한가산기설계1담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.04.02 ... .Introduction조합회로의 특징과 기본적인 VHDL 코드작성법을 이용하여 4bit 전가산기와 전감산기를 구현해본다.Design① Describe what your circuit ... does이번 회로는 '4bit 전가산기&전감산기'이다. 즉, 1bit 2진수를 3개를 더하는(혹은 빼는) 회로를 4번 반복하는 회로이다.· 1bit 전가산기1bit 2진수 3개를 더

리포트 | 9페이지 | 1,500원 | 등록일 2014.03.22

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논리회로실험_VHDL을 이용한 신호등 설계

1. Object- Using the traffic lights module mounted on HBE-COMBO II, implement traffic lights controller easily accessible in our lives.- Traffic light..

리포트 | 25페이지 | 3,000원 | 등록일 2011.07.06 | 수정일 2017.06.21

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논리회로실험 - 제 8장 VHDL의 순차 논리 회로 설계에서 Finite state machine을 설계 결과보고서

과 목 : 논리회로설계과 제 명 : 결과보고서 8담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 5 / 291 ... . IntroductionVHDL의 순차 논리 회로 설계에서 Finite state machine을 설계한다. Mealy machine과 Moor machine 두 가지 방법으로 설계를 구상할 수 ... 에서만 동작하는 순차 논리 회로이다. FSM의 출력과 다음 state는 현재 state와 출력에 의해서 결정된다.2)Mealy machine-밀리 머신은 클럭의 발생과 상관없이 출력이 즉시

리포트 | 16페이지 | 1,000원 | 등록일 2014.08.15

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아주대학교 논리회로 설계 과제 1. 7 Segment Decoder vhdl

을 경우 해당되는 7 segment의 불이 켜지도록 하였다. 또한 H의 값은 1010으로 따로 지정하여 점을 나타내도록 하였다.처음 과제를 받았을 때는 VHDL에 관해 ... 아무것도 알지 못했고 답답한 마음 뿐 이었다. 도서관에서 관련 자료를 대출하고 인터넷을 통해 VHDL에 관하여 알게 되었고 스스로 소스코드를 작성해 보았다. 처음에는 계속 오류가 났

리포트 | 11페이지 | 1,500원 | 등록일 2013.11.28

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논리회로 프로젝트 ; 전자 메트로놈(VHDL)

LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY mux ISPORT( s : IN STD_LOGIC_VECTOR (2 downto 0);q :INSTD_LOGIC_VECTOR (..

리포트 | 5,000원 | 등록일 2007.06.15

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[디지털 논리 회로]VHDL 기초

VHDL의 기초VHDL의 개념하드웨어 기술언어(HDL)의 일종직접 회로를 그려서 하드웨어를 설계하는 방식과는 방대로 HDL의 문법에 따라 합성하여 하드웨어의 동작을 기술VHDL ... 의 사용 목적하나의 칩에서 모든 기능을 수행할 수 있는 집적회로의 필요설계 변경과 구현이 용이설계 시간 단축과 비용절감 (설계 재사용)VHDL의 역사미국 국방성 내의 VHSIC ... (Very High Speed Integrated Circuit) 프로그램에서 표준화된 HDL의 필요성 인식1981년부터 VHDL(VHSIC Hardware Description

리포트 | 1페이지 | 1,000원 | 등록일 2005.10.04

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특정 조건에 맞는 순서논리회로를 설계하고 이 설계한 회로를 VHDL로 표현하라.

Code 9.3 Simulation 10. 결론(Conclusion)개 요 (Outline)• 문제 제기 : 우리 주변에서 순서논리회로를 이용하 여 설계될 수 있는 놀이를 생각 ... 해 보고 설계하여 보시오. • 조건 : 외부입력 1개 이상, 상태 수 5개 이상, 출력 1개 이상 • 설계한 회로를 바탕으로 이를 VHDL로 표현하시오. • 설계한 VHDL 코드 ... 은 입력을 입력해 주었다. 앞의 결과와 같은 파형을 출력하는 것을 확인 가능하다.결 론(Conclusion)• 이번 과제는 지난 과제6에서 설계한 회로를 VHDL로 직접 구현해 보

리포트 | 36페이지 | 8,000원 | 등록일 2010.06.24

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[보고서+소스코드]아주대 논리회로실험 기말프로젝트 VHDL 신호등 설계(Traffic Lights) 보고서

신호등의 기능을 직접 VHDL을 이용하여 코딩하고 시뮬레이션 해본 후 HBE-COMBO II 보드에 장착되어 있는 Traffic Lights Module을 이용하여 실제 동작 ... 를 응용하여 클락을 카운팅 하는 대신 우리가 입력핀으로 지정한 버튼을 누르면 누른 횟수만큼 카운팅 되게끔 하는 소스파일을 만들것이다. 그리고 VHDL의 가장 큰 특징 중 하나인 c ... 으로 지정하여 이용할 것이다. 그리고 VHDL의 또 하나의 특징인 계층적인 특징을 이용하여 한 소스파일에 모든 기능을 다 코딩하는게 아닌 각각의 기능을 하는 소스파일들을 만들어 제일

리포트 | 30페이지 | 3,800원 | 등록일 2014.10.04 | 수정일 2017.08.03

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[논리회로]VHDL을 이용하여 구현한 Binary to BCD Converter

알고리즘과 스테이트 머신을 이용하여 16비트 Binary 코드를 BcD 코드로 변환하는 VHDL 코드가 들어가 있으며 이와 관련된 설명이 포함되어 있다. 현재 16비트로 구현되어 있으나 만약 더 많은 비트의 bcd값을 출력하고자 할 경우 수정이 용이하도록 되어 있다.

리포트 | 6페이지 | 3,000원 | 등록일 2008.05.15 | 수정일 2021.06.28

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vhdl을 이용한 4비트 가감산기 설계(논리회로설계실험)

1. PurposeFull Adder 4개를 직렬로 연결하여 4-bit 감가산기를 설계한다. 설계를 통하여 감가산기 입력에 따른 출력 특성을 이해할 수 있다.2. Problem Statement4비트 감가산기를 설계하기 위해서 먼저 전가산기를 설계할 수 있어야 한다. ..

리포트 | 9페이지 | 2,000원 | 등록일 2009.11.12

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논리회로설계실험 프로젝트 - vhdl을 이용한 ATM기 설계

ATM기 설계(Final-term Team Project)1. Purpose학기 수업 중 배웠던 VHDL의 이론을 바탕으로 프로그램을 구현한다. 입, 출력이 있는 VHDL프로그램 ... (입금, 출금, 송금, 계좌조회 등)을 수행하는데 필요한 소스 코드를 구성해야 한다. 테스트벤치를 통하여 vhdl module 파일에서 지정하고 선언했던 동작들이 제대로 수행 ... 시 입력하는 금액과 화면에 출력되는 금액은 각각 cash, o_cash라는 최대 7자리의 정수 형태의 입 출력을 사용하였다.3. Sources & Results1) VHDL

리포트 | 20페이지 | 3,000원 | 등록일 2009.06.24

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