KWHG 스토어 > 전체 자료

전체자료 15개

행복한 금융생활, 2020년 2학기 매주차 퀴즈, 중간, 기말 족보, 본인 직접 작성

1. 암호화폐의 기반 기술에 대한 이해 없이 가격상승만을 노리고 매입하는 것은 전형적인 투기이다. o2. 자신의 금융이해력이 높다고 스스로 생각하는 사람은 올바른 금융 의사결정을 내릴 가능성이 크다. x3. 화폐는 원래부터 자연에 존재하는 것이 아니라 인류가 발명한 사회적 합의물이다. o4. 우리나라에서는 소득수준과 금융이해력 사이에 상관관계가 없다. x5. 주식의 수익률이 채권의 수익률보다 높은 현상은 금융원리에 어긋난다. x6. 우리나라 고등학생은 대학진학 위주 교육으로 인하여 금융에 대한 교육을 받을 기회가 적다. o7. 물가가 오르면 화폐의 명목가치가 하락한다. x8. 디플레이션이 되면 물가가 내려가므로 봉급생활자의 형편이 좋아진다. x9. 복리 효과를 보려면 투자 기간을 충분히 길게 잡아야 한다. o10. 2016년 조사에 의하면 우리나라는 금융이해력 중에서 금융 태도에 대한 점수가 OECD 평균보다 낮다. o1. 부자가 되기 위해서는 관심을 가지는 것보다 구체적 테크닉을 익히는 것이 중요하다. x2. 복권을 구입하는 것은 우연한 행운을 얻기 위하여 일상의 행복을 버리는 것으로 비유 o3. 가구당 순자산의 분포도는 오른쪽으로 꼬리가 긴 모양을 보인다. o4. 세계의 부자들은 부동산과 주식을 선호하고 현금성 자산과 채권은 기피하는 성향이 있다. x5. 행복한 부자는 자신의 재능을 자신이 원하는 대로 사용할 수 있는 자유인이다. o6. world wealth report에서는 부자의 기준을 총자산 100만 달러를 사용한다. x7. 한국의 부자 50인 중에 자수성가한 비율은 20% 미만이다. x8. 우리나라 사람들은 부자의 노력을 인정하는 성향이 인정하지 않는 성향보다 강하다. o9. 한국의 부자들은 ETF와 같은 증권투자 상품에 대한 지식수준이 높다. x10. 한국의 부자들은 투자 결정을 할 때 세금 혜택을 고려하고 있다. o1. 인생의 5대 중대사는 결혼, 내 집 마련, 자녀교육, 노후생활, 지상금 마련이다. O2. 여러 가지 목표자금을 마련하려면 순차소비지출 항목이다. o3. 고정비는 소득통장에서 자동이체로 지출하는 것이 좋다. o4. 가계의 소비성향이 낮아지면 가계저축이 올라간다. o5. 가계부는 꼼꼼하게 매일 작성해야 효과가 있다. x6. 균등화 소득은 가구소득을 가구원수로 나누어 계산한다. x7. 쇼핑중독을 치유하려면 쇼핑 후에 구매만족도를 확인해야 한다. x8. 현재 우리나라에는 매일 적금을 납입하는 상품은 없다. x9. 비상금은 부부가 함께 모으는 것이 좋다. o10. 소득 5분위 배율이 증가했다면 소득 불평 형이 더 커졌다는 의미이다. o1. 우리나라에서는 PC를 이용한 쇼핑이 모바일을 이용한 쇼핑보다 거래액이 크다. x2. 핀테크는 금융회사의 수익성을 높이기 위한 첨단 금융기법이다. x3. 해외직접구매에 익숙하지 않은 초보자는 해외구매대행을 이용하는 것이 좋다. o4. 핀테크가 발전하면 IT이해력이 떨어지는 사람들은 금융생활에서 더욱 소외된다. o5. 우리나라 사람들이 가장 좋아하는 결제수단은 신용카드이다. x6. 우리나라 통신회사는 간편결제 서비스를 제공하지 않는다. x7. 핀테크로 인하여 개인정보가 유출되고 일자리가 제편되는 위험성이 커지고 있다. o8. 우리 사회는 동전, 종이통장, 은행지점이 없는 3무 사회로 나아가고 있다. o9. 통장을 양도하거나 매매하면 형사처벌 대상이다. o10. 지연이체 서비스를 적용하면 이체한 금액을 3시간 이내에 취소할 수 있다. o1. 카드에 적립한 포인트는 1만 포인트 이상일 때에만 현금으로 전환할 수 있다. x2. 카드 사용 시에 무이자 할부를 이용하면 그 금액은 전월 실적에 합산되지 않는다. o3. 소득이 높아질수록 모바일 카드를 많이 보유하는 경향이 있다. o4. 개인회생과 개인파산은 채권자와 채무자가 합의하여 조정하는 제도이다. x5. 신용카드 결제액을 5만원 이상 90일 이상 연패하면 채무 불이행자로 등록된다. o6. 카드 결제일은 월급을 받는 날로 지정하는 것이 예산관리에 좋다. x7. 저소득자는 소득공제보다 세액공제가 유리하다. o8. 해외에들은 자신이 속한 계층을 낮추어보는 하향 의식이 강하다. o9. 돈에 대하여는 IQ와 EQ의 균형감을 갖추는 것이 중요하다. o10. 우리나라 부자들은 가업을 자녀에게 상속시키려는 의향이 강하다. x1. 통장을 매매하는 것은 금융거래의 한 종류이므로 형사처벌의 대상이 아니다. x2. 핀테크 혁신의 초점은 금융비용 절감과 금융수익의 극대화에 맞추어져 있다. o3. 해외구매 대행은 수수료가 비싸지만 피해 구제에 도움이 되므로 초보자에게 적합하다. o4. ‘N포세대’의 절망감에 빠지지 않으려면 자기 계발을 지속하고 금융역량을 확충하는 노력이 필요하다. o5. 자신의 재능과 시간을 자신이 원하는 대로 사용할 수 있는 자유인이 행복한 부자이다. o6. 카드 결제에서 선지급 포인트는 판매자가 제공하는 무료 혜택이다. x7. 지니 계수가 1.0에 가까울수록 소득분포가 균등하다는 의미이다. x8. 개인회생은 채권자와 채무자가 합의하여 조정하는 제도이다. x9. 실질이자율은 음수가 될 수 있지만, 명목이자율은 음수가 될 수 없다. o10. 자신의 금융이해력이 높다고 스스로 생각하는 사람은 올바른 금융 의사결정을 내릴 가능성이 크다. x11. 인생의 5대 중대사는 결혼, 내 집 마련, 자녀교육, 노후생활 준비, 상속재산 마련이다. x12. 처분가능소득은 소득에서 필요경비를 차감한 금액이다. x13. 카드 사용에서 받을 수 있는 혜택 중에서 캐시백은 결재일에 계좌에서 금액이 출금되는 청구할인과 같은 의미이다. x14. 자금수지표와 재무상태표를 연결하는 매개변수는 소득이다. x15. 재무계획을 수립할 때는 재무 상황뿐만 아니라 심리적 성향도 함께 고려해야 한다. o16. 가구당 순자산의 분포를 보면 평균값보다 중위값이 작게 측정된다. o17. 부자가 되기 위해서는 금융거래에 대한 테크닉과 전략을 익히는 것이 중요하다. o18. 해외에서는 현지 통화보다 원화로 결제해야 수수료를 절약할 수 있다. x19. 세계의 부자들은 자금을 한두 종류의 자산에 집중 투자하는 성향이 있다. x20.재의 가격이 오르면 오히려 수요가 느는 현상을 스놉(snob) 효과라 한다. x29. 주민등록번호 유출로 피해를 입지는 않았더라도 피해가 우려되면 주민등록번호를 변경할 수 있다. o30. 우리나라에서는 부자에 대한 호감도가 매년 상승하고 있다. x31. 금융 시장에서 위험과 수익은 반비례한다. x32. 우리나라에서는 소득이 높을수록 지급수단으로 현금을 사용하는 경향이 강하다. x33. 우리나라 사람들은 자신이 속한 계층을 실제보다 낮추어보는 경향이 있다. o34. 우리나라에서 순수기부금은 소득이 낮을수록 기부율이 높다. o35. 사회초년생은 만기 1년짜리 적금을 3번 반복하기보다 만기 3년짜리 적금을 가입하는 것이 좋다. x36. 인플레이션이 되면 채권자보다 채무자가 유리해진다. o37. 간편한 재무설계는 계획 수립, 실행 점검, 성과 비교의 3단계로 구성된다. o38. 유통회사가 간편결제 서비스를 제공하는 주요 목표는 충성고객 확보와 빅데이터 수집이다. o39. 화폐에는 미래의 구매력에 대한 정보를 제공하는 기능이 있다. x40. 쇼핑중독을 치유하려면 쇼핑 후에 구매 만족도를 확인해야 한다. x41. 통장에 아무리 잔고가 충분하더라도 체크카드로는 할부 구매를 할 수 없다. o42. 재무설계에서 단기자금을 마련할 때는 안전성보다 절세효과를 추구하는 것이 좋다. x43. 주택담보대출에 의한 이자 비용은 주기적인 비용이므로 소비지출에 해당한다. x44. 돈은 교환수단, 계산단위, 가치저장물의 역할을 수행한다. o45. 인터넷 뱅킹이나 모바일뱅킹을 이용한 계좌이체는 결제수단으로 인정된다. o46. 가계부를 작성하는 목적은 무조건 돈을 아끼는 것이 아니라 합리적 소비지출이다. o47. 기초생활수급자와 차상위층을 포함하여 빈곤층이라고 부른다. o48. 최근 5년 추세를 보면 행복 지수는 낮아지고 가계 필수 지출 비용은 높아지고 있다. o49. World Wealth Report에서는 부자의 기준으로 총자산 100만 달러를 사용한다. x ?50. 통신회사는 금융기관이 아가상승률을 차감한 값이다. o1. 보장성 보험은 납입보험료보다 수령한 보험금이 더 크다. x2. 보험은 만기가 짧을수록 보험료가 비싸다. x3. 실손의료보험에서 보험료를 기준으로 하면 선택형2가 더 저렴하다. x4. 앞으로 닥칠 필연적인 사건에 준비하는 돈을 목적자산이라 한다. o5. 조기사망의 위험에 대비하고자 연금보험에 가입하는 것이 적절하다. x6. 보험료는 내 소득의 30% 정도가 적당하다. x7. 사람들이 보험 가입을 위한 정보를 탐색하는데 있어서 가장 중요한 경로는 설계사이다. o8. 보험료 납입금액과 납입시기를 조정할 수 있는 보험을 종신 보험이라 한다. x9. 보험을 청약하고 보험증권을 수취하면 더 이상 보험청약을 철회할 수 없다. x10. 보험은 필연적으로 발생하는 위험을 보호를 하는 역할을 한다. x1. 노년부양비란 생산가능인구를 65세 이상 인구로 나눈 값이다. x2. 노후 자금은 수시로 수익률이 좋은 상품으로 계속 변경해야 한다. x3. 연금저축은 세액공제의 혜택이 있는 상품이다. o4. 생애주기적자 조사에 의하면 소비가 16세 무렵 정점을 찍은 후 나이가 듦에 따라 지속적으로 하락한다. x5. 가처분소득이 중위값의 50% 미만 비율일 경우 중산층이라 한다. x6. 노후 자금은 무조건 안전성 위주로 해야 한다. x7. 국민연금은 직업이 있거나 소득이 있다면 17세에 가입 가능하다. x8. 노후 자금의 투자수익률이 낮을수록 내가 준비해야 하는 준비자금이 낮아진다. x9. 저소득층과 고소득층의 기대수명이 차이가 나며 그 격차가 점차 확대되고 있다. o10. 노후 생활비는 자녀에게 의탁하며 준비하는 것이 가장 바람직하다. x1. 상호저축은행은 파산위험이 있으므로 예금자 보호 대상이 아니다. x2. 원금이 두 배 되는 기간을 계산할 때 세금을 고려하면 ‘80 법칙‘을 사용해야 한다. o3. 연금저축에는 세액공제 혜택이 있고 주택청약종합저축에는 소득공제 혜택이 있다. o4. 예금자보호제도는 모든 금융기관을 토탈 원리금 5000만 원까지 보호한다. o

경영/경제| 2021.02.09| 8페이지| 5,000원| 조회(451)

족보, 기말, 퀴즈, 행복한, 중간, 금융생활, 행복한 금융생활, 행금

미리보기

닫기
Thermal Process, 열공정, 반도체 공정 정리 레포트

< Thermal Process >① Thermal Process HardwareIntroduction열 공정은 확산 노 라는 고온의 노에서 일어난다. 노에는 두가지 종류가 있는데 석영 튜브와 열을 받는 원소들의 방향에 따라 수직, 수평 노가 있다. 노에는 일반적으로 균일성, 정확한 온도 제어, 낮은 입자 오염, 높은 생산성, 높은 신뢰성 및 낮은 비용이 요구된다. 노는 제어 시스템, 공정 튜브, 가스 전달 시스템, 배기 시스템 및 적재 시스템의 5 가지 기본 구성 요소로 구성된다. 저압 CVD(LPCVD) 가공에 사용되는 노도 진공 시스템이 필요하다.수직 노는 수평 노보다 더 많은 장점을 갖고 있다. 예를 들어 낮은 입자 오염, 많은 수의 무거운 웨이퍼를 처리할 수 있는 능력, 더 나은 균일성, 낮은 유지 보수 비용 및 더 작은 설치 공간 등의 장점이 있다. 특히 cleanroom을 크게 만드는 것은 매우 비싸 작은 설치 공간은 매우 중요하다. 또한, 웨이퍼가 수직으로 쌓여있기 때문에 큰 입자는 상단 웨이퍼에만 떨어지고 아래 웨이퍼에 도달하지 않기 때문이다.웨이퍼 보트, 패들 및 웨이퍼 타워와 같은 열처리로의 대부분의 부품은 용융된 석영으로 만들어진다. 석영은 단 결정 이산화규소로 고온에서도 매우 안정한 물질이다. 이것의 단점은 취약성과 금속성 불순물이다. 석영은 나트륨 장벽이 아니기 때문에 미량의 나트륨은 항상 튜브를 관통하여 웨이퍼의 장치에 손상을 줄 수 있다. 온도가 1200도 이상일 때 작은 박편이 발생하여 입자 오염을 일으킬 수 있습니다.SiC는 고온 노에 사용되는 또 다른 물질이다. 석영과 비교하여 SiC는 열 안정성이 높고 이동 이온 장벽이 더 우수하다. SiC의 단점은 석영보다 더 무겁고 더 비싸다는 것이다. 장치 치수가 더욱 감소함에 따라, 처리 요구 사항을 충족시키기 위해 더 많은 SiC 부품이 노에서 사용될 것이다.Control system컨트롤러는 여러 마이크로컨트롤러에 연결된 컴퓨터로 구성된다. 각 마이크로 컨트롤러는 웨이퍼 로딩 및 수적이다. 게이트 산화물의 결함, 불순물 또는 입자 오염은 소자 성능에 영향을 미치고 칩 수율을 현저히 감소시킬 수 있다.2-2 Preoxidation cleaning비정질 SiO2의 결정화는 상온에서 수백만 년이 걸리기 때문에 IC 칩의 비정질 이산화규소는 수명에 매우 안정적이다. 그러나, 결정화 공정은 SiO2 성장 동안에 요구되는 고온에서 극적으로 가속된다. 실리콘 표면에 오염물질이 없는 경우 결함과 입자는 산화 과정에서 결정화의 핵 역할을 할 수 있으며, SiO2는 겨울에 유리 위에 형성되는 얼음 결정과 유사한 다결정 구조로 성장할 것이다. SiO2의 결정화는 균일하지 않고 결정 경계가 불순물과 수분에 대한 쉬운 경로를 제공하기 때문에 매우 바람직하지 않다. 따라서, 입자, 유기 및 무기 오염물, 천연 산화물 및 표면 결함을 제거하는 적절한 사전 산화 웨이퍼 세정은 결정화를 제거하는 데 매우 중요하다.습식 세정 공정은 고급 반도체 에서 가장 일반적으로 사용되는 세정 공정이다. H2SO4 : H2O2 : H2O2 : H2O 또는 NH4OH : H2O2 : H2O2 : H2O와 같은 강한 산화제는 입자 및 유기 오염물을 제거할 수 있다. 웨이퍼가 이러한 용액에 잠기면 입자와 유기 오염물이 산화되고 산화 부산물이 가스(CO 등)가 된다. 또는 용액(H2O)에 용해된다. 대부분의 IC 공정에서, 70~80°C에서 1 : 1 : 5 내지 1 : 2 : 7 비율을 갖는 NH4OH : H2O2 : H2O의 조성이 널리 사용된다. 이 세정 과정은 1960년 컨과 푸오티넨(RCA)이 처음 개발한 Radio Corporation of America (RCA)의 표준 청소 1(SC-1)로 알려져 있다. SC-1 후, 웨이퍼는 덩크 탱크의 DI water에 의해 헹궈지고 스핀 드라이어에서 건조된다.이후, 웨이퍼는 HCl : H2O2 : H2O의 조성비를 70~80°C로 1 : 1 : 6 내지 1 : 2 : 8의 용액에 담겨진다. 이것은 RCA clean의 SC-2라고 불리며 흐른다. 이 산소 흐름은 증기 산화물의 수소 결합을 줄이는 데 도움이 될 수 있다.2-6 high-pressure oxidation압력 증가는 이산화규소 내부의 확산 속도뿐만 아니라 공정 챔버 내부의 산소 또는 증기 농도를 증가시켜 산화 속도를 증가시키는 데 도움이 된다. 고압 산화는 동일한 산화 온도에서 산화 시간을 줄이거나 동시에 산화 온도를 감소시킬 수 있다. 일반적으로 1atm에 의한 압력 증가는 산화 온도를 30 °C까지 낮출 수 있다. 고압 산화에 필요한 하드웨어는 다른 유형의 산화에 필요한 하드웨어와 다르다. 하드웨어 복잡성과 안전성 문제로 인해 고압 산화 공정은 고급 반도체 에서 그다지 인기가 없다.2-7 Oxide measurement산화 공정을 검사하는 것은 산화막 두께 및 균일도를 측정하는 것을 뜻한다. 타원계측법은 일반적으로 유전체 박막 굴절률과 두께를 측정하는 데 사용된다. 필름 표면에서 빛의 빔이 반사되면 편광 상태가 변한다. 이러한 변화를 측정함으로써, 필름의 굴절률과 두께에 대한 정보를 얻을 수 있다. 측정된 값은 두께의 주기적 함수이기 때문에 필름 두께의 대략적인 값이 미리 필요하다. 이산화규소의 굴절률은 633nm(빨간색 He-Ne 레이저)의 광파장에 대해 1.46으로 잘 알려져 있기 때문에 산화막 두께를 측정하는 데도 타원법을 사용할 수 있다산화물이 성장된 후, 웨이퍼 표면의 색상이 변한다. 색은 필름 두께, 굴절률, 빛의 각도에 따라 달라진다. 산화물 표면의 반사광과 Si-SiO2 계면의 반사광은 동일한 주파수를 가지지만, 다른 위상을 가지고 있다. 왜냐하면 산화막 내에서 더 긴 거리를 이동하기 때문이다. 반사된 두 개의 빛은 서로 간섭하고 굴절률이 파장의 함수이기 때문에 서로 다른 파장에서 합쳐지고 소멸하는 간섭을 일으킨다.산화막 두께의 정확한 측정을 위해 분광반사법을 사용한다. 반사광 강도를 다른 파장에서 측정하여 반사광 강도와 빛의 파장의 관계로부터 박막 두께를 계산할 수 있다.게이트 산화막에서 항복전압과 고정 전하를MOS IC 칩에 에피택셜 실리콘 층이 필요하다.실리콘-에피택셜 성장 공정에서 가장 많이 사용되는 소스 가스는 실란(SiH4), 디클로라이드 실란(DCS, SiH2Cl2), 트리클로라이드 실란(TCS, SiHCl3)이다.에피택셜 실리콘은 실리콘 소스 가스를 반응기로 주입한 아신(AsH3), 포스핀(PH3), 디보란(B2H6)과 같은 도펀트 가스를 유동시킴으로써 성장함에 따라 도핑될 수 있다. 세 개의 도펀트 가스는 모두 매우 독성이 강하고, 인화성이 강하며, 폭발성이 있다. 블랭킷 에피택셜 실리콘 증착(성장)은 일반적으로 웨이퍼 제조업체에 의해 IC 외부에서 이루어진다.5-2 Selective epitaxial growth process산화규소 또는 질화규소 마스킹막을 패터닝함으로써, 에피택셜 층은 마스킹막이 제거되고 실리콘이 노출되는 위치에서 성장될 수 있다. 이 과정을 선택적 에피택셜 성장(SEG)이라고 한다.5-3 Polycrystalline silicon deposition폴리실리콘은 1970년대 중반 IC 산업에서 실리콘 도핑 공정으로 이온 주입이 도입된 이후 게이트 재료로 널리 사용되고 있다. 또한 DRAM 칩에서 컨택 플러그 및 커패시터 전극으로 널리 사용된다.첫번째 폴리는 게이트 전극 및 워드라인을 형성하고, 저항을 감소시키기 위해 상부에 텅스텐을 갖는다. 두번째 폴리는 S/D와 비트라인 사이의 접촉 및 S/D와 스토리지 커패시터 사이의 접촉을 위한 랜딩 패드를 제공하는 플러그를 형성한다. 세번째 폴리는 랜딩 패드 폴리와 스토리지 커패시터들 사이에 컨택 플러그들을 형성한다. 네번째 폴리는 DRAM의 스토리지 커패시터의 접지 전극을 형성하고, 질화티타늄은 두 전극 사이에 고-유전체를 포갠 다른 전극을 형성한다. 고 유전체를 사용함으로써, 요구되는 커패시턴스를 유지하면서 캐패시터의 크기를 줄일 수 있다.폴리실리콘 증착은 실란(SiH4) 화학을 사용한다. 고온에서 실란은 해리되고 실리콘은 가열된 표면에 증착 될 수 있다. ( SiH4 → Si + 2 이트 유전체는 일반적으로 사용되는 이산화규소(3.9)에서 질화규소 산화물(SiON)로, 마지막으로 게이트 누설 및 게이트 유전체 파괴를 방지하기 위한 두꺼운 게이트 유전체층을 허용하는 고유전율을 갖는 유전체로 변경되었다. 원자층 증착법은 고유전체 증착법으로 가장 많이 사용되는 방법으로, RTA 공정을 이용하여 막의 품질을 향상시키고 계면 상태 전하를 감소시킨다.6-3 Rapid thermal chemical vapor depositionRPCVD(Rapid Thermal CVD) 처리는 빠른 온도 변화와 정확한 온도 제어 능력을 가진 단일 웨이퍼 냉벽 처리실에서 수행되는 열 CVD 공정이다. 단일 웨이퍼 시스템이기 때문에 박막 증착을 1 ~ 2분 이내에 완료할 수 있을 정도로 증착 속도가 높아야 시간당 30 ~ 60 개 웨이퍼 처리량을 달성할 수 있다.RTCVD 처리는 LPCVD 처리와 비교하여 열 예산 및 WTW 균일도를 더 잘 제어할 수 있다. 소자 치수가 줄어들면 FEoL 공정에서 증착된 박막의 두께도 감소하는데, 일반적으로 100에서 2000 Å으로 감소한다. 증착 속도가 100 ~ 1000 Å/min인 경우 단일 웨이퍼 RTCVD 처리는 FEoL 박막 증착에 더 매력적으로 된다.RTCVD 처리는 얕은 트렌치 격리 공정에서 트렌치 충전에 사용되는 CVD 산화물과 같은 폴리 실리콘, 실리콘 질화물 및 이산화규소를 증착하는 데 사용될 수 있다. 고온에서, tetraethoxysilane (TEOS) 또는 Si (OC2H5)4는 높은 필름 품질과 갭 필 기능을 가진 USG를 증착하는데 사용될 수 있다.⑦ Recent Developments최근 급속 열처리(RTP), 현장 공정 모니터링, 클러스터 툴의 개발 및 적용에 대한 관심이 높아지고 있으며, 노 공정은 여전히 비임계 열처리 공정에서 사용되고 있다. 접합 깊이는 장치가 작아질수록 극도로 얕아지며(200 미만) 이식 후 어닐링이 매우 어려워진다. 이온 주입 손상을 어닐링 하려면 고온이 필요하다. 그러나 열 다.

공학/기술| 2021.02.09| 25페이지| 2,500원| 조회(362)

반도체, Diffusion, 웨이퍼, cvd, Thermal, OXIDATION, annealing

미리보기

닫기
MOSFET(NMOS, PMOS) 전기적 특성

전자재료물성 실험 및 설계2MOSFET의 전기적 특성 관찰결과0.5V~0.65V 사이에서 Vout이 0이된다. 왼쪽 그래프는 구간의 자세한 측정값이다.입력저항은 계속 감소하는 반면 출력저항은 거의 100으로 일정하다.고찰BJT의 베이스에 동작전압만큼의 전압을 인가하기 전에는 내부에 전류가 흐르지 않으므로 Vout의 노드는 Vcc와 같게 되고 5V 정도 전압값이 측정됐다. 그리고 Vbb값을 올리면 BJT가 on되고 내부에 전류가 흘러 Vout값은 급격히 감소하다가 0값에 가까워 진다.입력저항을 구할 때 값이 일정하지 않고 계속 감소하는데 그 이유는 인데 값이 계속 증가하므로 값은 감소하고 이 되어서 내부저항값의 감소로 입력저항도 감소하게 된다.출력저항을 구할 때 베이스 전류는 0이므로 내부저항의 영향을 받지 않게되어 변동하는 저항값이 없고 그로인해 일정한 값을 가지게 된다.공통 이미터 회로에서 전류이득은 로 값이 크고 일정한 값을 가진다. 반면 공통 베이스 회로에서 전류이득은 이므로 전류증폭작용이 거의 일어나지 않는다.BJT의 증폭 작용은 출력/입력을 수식으로 나타내어 그 수치를 계산한다.CE모드 전압 증폭 :전류 증폭 :CB모드 전압 증폭 :전류 증폭 :CC모드 전압 증폭 :전류 증폭 :위와 같이 각 회로의 저항들의 값에 의존하여 일정한 증폭비를 갖게 된다.실험날짜 :실험제목 : MOSFET 물성 특성 확인예비이론 :PMOS는 N-type 기판에 P-type으로 드레인과 소스를 도핑해서 게이트에 (-)전압이 인가될 때 P-chennel이 형성되어 PMOS라고 불린다. 게이트에 (-)전압이 인가되면 처음에 소스와 드레인 사이에 공핍층이 형성되고 일정 전압 이상 인가되면 소스와 드레인 사이에 P-type 정공층이 생긴다. 기판내 정공들이 채널을 형성하면 전하가 움직일 수 있는 통로가 형성되는 것과 같아서 소스와 드레인 사이로 전하가 이동하고 전류가 흐르게 된다.게이트 전압의 크기가 세질수록 채널의 크기가 커지고 전류 값이 커질 것이라고 생각할 수 있지만 전류 값이 증가하다가 일정해진다. 이 현상은 핀치오프 현상으로 인해 발생하는데 드레인에 (-)전압이 매우 세게 인가되면 P-channel이 (-)바이어스에 의해 위로 올라가고 그러다가 새의 부리처럼 뾰족하게 되어 채널이 끊기는 현상이 발생하는데 이것이 핀치오프이다. 그러면 끊긴 채널 사이에 공핍층이 생기고 이곳의 전계에 의해서 전하가 움직이므로 일정한 양의 전하만 이동할 수 있다. 그래서 전류 값이 일정해지는 것이다.NMOS는 P-type 기판에 N-type으로 드레인과 소스를 도핑해서 게이트에 (+)전압이 인가될 때 N-chennel이 형성되어 NMOS라고 불린다. 게이트에 (+)전압이 인가되면 처음에 소스와 드레인 사이에 공핍층이 형성되고 일정 전압 이상 인가되면 소스와 드레인 사이에 N-type 전자층이 생긴다. 기판내의 전자들이 채널을 형성하면 전하가 움직일 수 있는 통로가 형성되는 것과 같아서 소스와 드레인 사이로 전하가 이동하고 전류가 흐르게 된다PMOS와 마찬가지로 핀치오프 현상이 발생하고 원리는 똑같다. 게이트에 (+) 바이어스가 세게 인가되면 전자로 이루어진 N-channel이 위로 올라가게 되고 채널의 한쪽이 뾰족하게 되면서 끊기게 된다.위의 그래프들이 MOSFET의 특성을 나타내는데 PMOS와 NMOS의 원리는 동일하고 단지 반도체의 type과 바이어스의 극성이 반대일 뿐이다. 왼쪽은 게이트 바이어스의 크기와 드레인-소스간 전류의 세기를 나타내는데 게이트 바이어스가 클수록 채널의 크기가 커지고 전류값도 지수함수적으로 증가함을 알 수 있다.오른쪽 그래프는 드레인-소스간 전압차의 크기에 대한 전류값을 나타낸 그래프 인데, 위에서 설명한 핀치오프가 일어나기 전에는 전류 값이 옴의 법칙을 따라 증가한다. 핀치오프가 일어나면 채널이 끊기고 공핍층이 생기면서 전계에 의해서 전하가 이동하므로 전류값이 일정해지는 것을 볼 수 있다.출처PMOS/NMOS : Hyperlink "https://electricalstudy.sarutech.com/mosfet-working-principle-of-p-channel-n-channel-mosfet/index.html" https://electricalstudy.sarutech.com/mosfet-working-principle-of-p-channel-n-channel-mosfet/index.html:Pinch off : Hyperlink "https://www.quora.com/What-is-pinch-off-effect-of-MOSFET" https://www.quora.com/What-is-pinch-off-effect-of-MOSFETTransfer curve & Output curve : Hyperlink "https://www.electrical4u.com/mosfet-characteristics/" https://www.electrical4u.com/mosfet-characteristics/

공학/기술| 2020.04.21| 7페이지| 1,000원| 조회(401)

MOSFET, nmos, 물성, PMOS, 전기적 특성

미리보기

닫기
MOSFET 전기적 특성 CS 증폭기

전자재료공학과전자재료물성 실험 및 설계22015734010 최형규8주차 : MOSFET의 전기적 특성 관찰(3)결과고찰오늘 실험에서 Gate 바이어스와 주파수에 따른 Capacitance값을 측정했다. 1KHz 전후로 그래프의 모양이 조금 달랐다. 0.4V까지 모든 주파수에서 전압이 감소하다 그 이후에 1KHz 이하의 주파수 그래프는 다시 크게 증가했지만 1KHz 이상의 주파수 그래프들은 거의 일정하거나 소폭 증가했다. 그 이유는 높은 주파수에서는 소수캐리어가 채널을 형성되는데 충분한 시간이 없어서 채널을 형성하기 전에 바이어스의 전위가 바뀌어서 공핍층만 존재하게 되고 이는 계속해서 Capacitance가 감소하지 못하고 최저 값을 유지하게 되기 때문이다.반면 낮은 주파수에서는 Capacitance가 다시 증가하는데 이는 주파수가 낮기 때문에 소수 캐리어가 채널을 형성하는데 충분한 시간적 여유가 있어서 채널을 형성하게 되어 공핍층이 있던 자리에 Inversion Layer가 생겨 Capacitance가 증가하게 되기 때문이다.C-V curve에서 Gate의 역방향 바이어스가 순방향 바이어스로 서서히 증가할 때 MOS접합 구조에서 휘어진 Band Diagram이 서서히 펴지기 시작하면 어느 순간 완전히 Band가 평평해 지는 순간의 바이어스가 Flat-Band Voltage이다.Threshold Voltage는 Flat band 현상이 일어난 후 Inversion Layer 즉 반전 층이 생겨 채널이 형성된 순간을 의미한다. 의 식으로 표현할 수 있고 이 이상의 전압이 걸리면 Capacitance는 공팝층의 감소와 함께 증가하다가 Strong Inversion이 되면 최대치로 다시 올라가서 값을 유지하게 된다.실험날짜 : 10/25 금요일실험제목 : MOSFET 공통 소스 증폭기예비이론 :MOSFET 증폭기는 동작 측면이 BJT 증폭기와 유사하고 BJT 증폭기에 비해 입력저항이 매우 커서, 증폭단 사이 신호전달이 보다 효율적이다.[1] DC analysis[2] AC analysisSource가 접지되어 있어서 입력전압과 출력전압의 기준으로 사용되어 공통 소스 증폭기라고 한다. 이때 신호원의 저항은 입력저항보다 충분히 작아야 한다.이를 통해 전압 이득은 출력 저항과 비례하는 것을 알 수 있다.[3] Input-Output curve위에서 transconductance 을 구하였고, 의 관계를 알고 있으므로 오른쪽 그래프에 그려진 load-line과 곡선의 교점을 찾으면 그때 점의 값을 에 대입하면 전압 이득 값을 알 수 있다.출처MOSFET 공통 소스 증폭기: Hyperlink "http://web.yonsei.ac.kr/hgjung/Lectures/ENE301/6%20FET%20%EC%A6%9D%ED%8F%AD%EA%B8%B0.pdf" http://web.yonsei.ac.kr/hgjung/Lectures/ENE301/6%20FET%20%EC%A6%9D%ED%8F%AD%EA%B8%B0.pdf Hyperlink "https://www.electronics-tutorials.ws/amplifier/mosfet-amplifier.html" https://www.electronics-tutorials.ws/amplifier/mosfet-amplifier.html

공학/기술| 2020.04.21| 7페이지| 1,000원| 조회(184)

증폭기, MOSFET, cs, 공통 소스, 전기적 특성, coomon source

미리보기

닫기
MOSFET 전기적 특성 CG 증폭기

전자재료물성 실험 및 설계2MOSFET의 전기적 특성 관찰결과실험 1) Vout이 4V일 때 Rd는 8.44kohm실험 2)실험 3) Id=0.619mA, Ig=0mA, Is=0.323mA가 측정되었고Transconductance고찰오늘 실험은 공통 소스 증폭기 회로를 구성하고 전압 이득을 구하는 실험을 하였다. 우선 1번 실험은 VDD 8V, VGG 2V로 고정하고 가변 저항 RGG 값을 조정하면서 Vout이 4V가 나오는 값을 찾았는데 약 5.6kohm이 측정되었다.2번 실험은 1번 조건에서 VGG값을 변화시키면서 load저항 RL의 전압 값을 측정하는 실험이다. 게이트 전압을 0V부터 증가시키면서 실험을 하는데 2V까지는 대략 4V정도를 유지하다 그 이후부터 급격히 감소하고 3V 이후부터는 거의 0에 가깝게 일정한 값이 측정됐다. 2V 까지는 아직 채널이 형성되지 않아서 MOSFET에 전류가 흐르지 않아 RL쪽으로 전류가 흘러서 4V가 측정된 것 같다. 그리고 2V에서 3V까지는 채널이 형성되어서 RL쪽으로 흐르던 전류가 MOSFET내부로 흘러 들어가서 RL에 걸리던 전압이 감소한다. 이 구간이 게이트 전압에 따라 출력 전압 값이 변하는 곳이므로 증폭 작용을 하는 곳이다. 3V이후부터는 출력전압값이 거의 0V로 측정됐는데 이 때 핀치오프가 발생하여 MOSFET이 saturation 상태가 된다. 전류는 거의 다 MOSFET 내부로 들어가므로 출력전압값은 0으로 일정해진다.3번 실험은 포화 영역인 지점에서 transconductance(gm)을 구하는 실험인데 위에서 2.15V가 증폭 작용을 하는 구간이라는 것을 알았으므로 2.15V일 때 드레인, 소스, 게이트 전류를 측정했다. 드레인은 0.619mA, 소스 0mA, 게이트 0.323mA 가 측정됐다. 그리고 식에 대입하여 transconductance는 0.01238이 나왔다.실험날짜 :실험제목 : MOSFET 공통 게이트 증폭기예비이론 :게이트 단자는 그라운드에 접지, 소스 단자에 입력신호, 드레인 단자에서 출력 신호를 얻는 회로이다. 위의 회로를 소신호 모델로 다시 그리면 아래와 같다.입력 전압은 게이트와 소스사이의 전압이고, 출력전압은 드레인과 게이트 사이의 전압이다. 그래서 게이트 단자는 입,출력 신호의 공통 단자가 된다. 저항 는 게이트 단자에서 정전하가 생성되는 것을 방지하고 는 게이트 단자가 신호적으로 접지되도록 해준다.소신호 등가회로를 다시 노턴 등가회로로 고치면 아래와 같다..부하 저항 RL에 걸리는 출력 전압과 전압 이득을 구해보면공통 게이트 증폭기 회로에 인가되는 입력 신호는 전압 신호보다 전류 신호가 사용된다.전류 이득을 구하기 위해 출력단자 부분에 잔류분배법칙을 적용하면입력측에 KCL을 적용하면따라서 소신호 전류 이득 는이 되는데 이면이 되어 증폭이 거의 일어나지 않는다. 그래서 공통 게이트 회로는 전류버퍼로 작동한다.출처MOSFET 공통 게이트 증폭기: Hyperlink "http://web.yonsei.ac.kr/hgjung/Lectures/ENE301/6%20FET%20%EC%A6%9D%ED%8F%AD%EA%B8%B0.pdf" http://web.yonsei.ac.kr/hgjung/Lectures/ENE301/6%20FET%20%EC%A6%9D%ED%8F%AD%EA%B8%B0.pdf Hyperlink "https://blog.naver.com/tlsrka649/221652940281" https://blog.naver.com/tlsrka649/221652940281 Hyperlink "https://blog.naver.com/jis2312/221298803357" https://blog.naver.com/jis2312/221298803357

공학/기술| 2020.04.21| 7페이지| 1,000원| 조회(184)

증폭기, MOSFET, CG, 전기적 특성, 공통 게이트, Common Gate

미리보기

닫기
MOSCAP 전기적 특성 평가A좋아요

전자재료물성 실험 및 설계2MOSFET의 전기적 특성 관찰결과실험 1)실험 2)고찰오늘 실험에서 Gate 바이어스와 Drain 바이어스값을 변경하면서 MOFET이 동작하는 지점을 확인하는 실험을 했다. 그런데 Gate 바이어스와 Drain 바이어스값을 증가시킬 때 Drain 전류 값을 측정하였는데 모두 일정하게 증가하는 결과가 나왔다. 이번 실험에서 쓰인 MOSFET은 PMOS인데 회로도는 NMOS를 사용하여 실험 해야하는 회로도 였다. PMOS는 Gate에 (-) 바이어스를 걸어주어야 하는데 (+) 바이어스를 걸어주어서 saturation 상태에서 실험을 한 것이다. 그래서 1번 실험을 할 때 Threshold Voltage를 찾아야 하는데 Drain전류가 계속 일정하게 나와서 찾을 수가 없었다. 2번 실험도 gate에 (+) 바이어스를 걸고 실험을 했기 때문에 이론 값과 다르게 전류가 계속 증가만 하는 결과가 나왔다.실험날짜 :실험제목 : 주파수에 따른 Capacitance 값 측정예비이론 :MOSFET의 구조에서 MOS구조만 따로 보면 위의 그림과 같다. Gate에 (+)바이어스를 걸어주면 실리콘 접합면에 공핍층이 생기는데 Oxide층과 공핍층의 두께로 MOS의 capacitance값이 정해진다. Oxide층의 capacitance값은 이고, 실리콘 접합면 공핍층의 capacitance값은 이다. 이 두 capacitance가 직렬로 연결된 것과 마찬가지 이므로 이다. 여기서 는 유전율과 Oxide층 두께가 모두 정해진 값 이므로 capacitance 값도 항상 일정한 값이다. 반면 는 Gate 바이어스의 크기에 따라 공핍층의 두께가 달라지기 때문에 capacitance 값이 일정하지 않다. 따라서 Gate 바이어스의 크기를 조절해 값을 측정할 수 있다.위의 그래프는 Gate에 인가한 전압 값에 따른 MOS 내 capacitance값을 나타낸 그래프이다. Gate 바이어스를 서서히 증가시키면 MOS 내의 Si 접합면 공핍층의 두께가 늘어나고 이로 인해 의 가 증가하여 도 감소한다. 문턱전압 전까지 capacitance값은 감소하는 양상을 보이다가 를 넘어서서 Gate 바이어스의 주파수(frequency)의 크기에 따라 각기 다른 값을 나타낸다.Gate에 위와 같은 전압이 들어올 때 주파수가 낮으면 반도체 내의 majority carrier와 minority carrier가 이동을 하게 된다. 이때 majority carrier인 정공은 빠르게 이동할 수 있지만 minority carrier인 전자는 빠르게 이동하지 못한다. 하지만 주파수가 낮기 때문에 전압의 변동이 느리고 상대적으로 속도가 느린 minority carrier 전자도 이 전압의 변화에 따라 충분히 이동 할 수 있기 때문에 반도체 접합면에 전자층이 쌓여서 채널을 형성할 수 있다. 이 채널이 생기므로 공핍층의 크기가 줄어들고 이는 의 값이 증가하면 의 값이 증가하는 것을 알 수 있다. 그래서 맨 위의 그래프에서 감소하던 capacitance값이 를 기점으로 다시 증가하여 최대값을 유지하는 것을 확인 할 수 있다.만약 Gate 바이어스가 높은 주파수를 갖으면 반도체 내의 majority carrier인 정공은 빠른 전압의 변동에도 불구하고 빠르게 이동할 수 있지만, minority carrier인 전자는 느리게 이동하여 빠른 전압의 변동으로 인해 전자 층이 쌓여 채널이 형성될 충분한 시간을 갖지 못해 채널이 형성되지 않고 공핍층만 계속해서 존재하게 된다. 따라서 는 계속해서 감소하여 최저 값을 갖게 되고, 전체 capacitance값 의 값도 최저 값을 계속 유지하게 된다. 그래서 위의 그래프에서 capacitance값이 최저 값을 유지하는 확인 할 수 있다.출처MOS structure : Hyperlink "https://ecee.colorado.edu/~bart/book/book/chapter6/ch6_2.htm" https://ecee.colorado.edu/~bart/book/book/chapter6/ch6_2.htmMOS c-v curve : Hyperlink "https://mse.ndhu.edu.tw/ezfiles/29/1029/img/3428/SemiconductorDevices20170524.pdf" https://mse.ndhu.edu.tw/ezfiles/29/1029/img/3428/SemiconductorDevices20170524.pdf

공학/기술| 2020.04.21| 7페이지| 1,000원| 조회(228)

MOSCAP, 전기적 특성, 모스캐패시터, 모스캡

미리보기

닫기
CMOS Inverter의 DC 특성 및 AC 특성

전자재료물성 실험 및 설계CMOS Inverter의 DC특성 및 AC 특성실험날짜 :실험제목 : CMOS Inverter의 특성예비이론 :[1] CMOS Inverter의 구조 및 원리.왼쪽 그림이 CMOS Inverter의 회로도 이고 오른쪽 그림이 디바이스의 단면도 이다. P 채널과 N 채널의 MOSFET을 전원 전압 간에 직렬로 구성하고 입력은 두가지 MOSFET의 게이트에 같이 연결한다. 출력은 두가지 MOSFET 드레인 사이에 연결한 집적 회로의 구조이다.입력전압 Vin이 high이면 PMOS는 off, NMOS는 on 상태이므로 출력전압 Vout은 low가 된다. Vin이 low일 때 PMOS는 on 상태, NMOS는 off 상태이므로 출력전압 Vout 은 high가 된다.NMOS 게이트에 충분히 강한 Vin이 가해지면, 소스와 드레인 사이에 전도성 n타입 채널이 형성되어 GND로 신호가 빠져나가 NMOS의 드레인에 연결된 Vout = 0이 출력된다. 반대로 PMOS는 채널이 형성되지 않아 VDD가 출력에 전달되지 않는다.[2] CMOS Inverter의 Parameter 및 전기적 특성선형 상태는 Vgs와 Vgd가 문턱전압 Vt보다 크고 Vds가 0보다 크고 포화상태 전압보다 작은 경우를 말한다. 선형상태에서는 게이트가 열려서 채널이 형성되어 소스에서 드레인 방향으로 전류가 흐른다. 실제 측정값은 위 그래프의 곡선처럼 완전한 선형은 아니다.포화 영역은 전압의 증가에 따라 전류가 선형적으로 증가하다가 어느 지점에서 더 이상 증가하지 않고 그 값을 그대로 유지 하는 영역으로 Vgs와 Vgd가 문턱전압 Vt보다 크고 Vds가 0보다 크고 포화상태 전압보다 큰 경우를 말한다.Vin을 파라미터로 한 PMOS와 NMOS가 혼합된 출력 전류/전압 특성 그래프는 위와 같다. 동일한 Vin 전압에서 PMOS와 NMOS의 교차점으로 각 MOS 특성을 보면 아래와 같다.Vin=0V일 때 NMOS와 PMOS 곡선의 교차점은 Vout = VDD, NMOS는 off 상태에 있으며 PMOS는 선형 구간에 있게 된다.Vin=1V일 때 NMOS와 PMOS 곡선의 교차점은 Vout = VDD에 가까운 VDD보다 작은 지점에 있고, NMOS는 포화 구간에 있으며 PMOS는 선형 구간에 있게 된다.Vin=2V일 때 NMOS와 PMOS 곡선의 교차점은 Vin=1V일 때 보다 더 작은 지점에 있고, NMOS는 포화 구간에 있으며 PMOS는 선형 구간에 있게 된다.Vin=3V일 때 NMOS와 PMOS 곡선의 교차점은 Vout = 0에 가까운 Vin=2V일 때와 대칭되는 지점에 있고, NMOS는 선형 구간에 있으며 PMOS는 포화 구간에 있게 된다.Vin=4V일 때 NMOS와 PMOS 곡선의 교차점은 Vout = 0에가까운 Vin=1V일 때와 대칭되는 지점에 있고, NMOS는 선형 구간에 있으며 PMOS는 포화 구간에 있게 된다.Vin=5V일 때 NMOS와 PMOS 곡선의 교차점은 Vout = 0이고, NMOS는 선형 구간에 있으며 PMOS는 오프 상태에 있게 된다. 위 교차점들의 영역을 구분한 것을 다시 그래프로 나타내면 아래와 같다.은 기울기가 -1인 구간에서의 최소 입력 전압 이고, 은 기울기가 -1인 구간에서의 최대 입력 전압이다. 의 범위가 0~는 1로 인식되는 입력 값의 범위이고 ~V+는 –으로 인식되는 입력 값의 범위이다.출처 Hyperlink "http://contents.kocw.or.kr/contents4/document/lec/2012/Sungkyunkwan/Jojundong/5.pdf" http://contents.kocw.or.kr/contents4/document/lec/2012/Sungkyunkwan/Jojundong/5.pdf Hyperlink "http://preview.hanbit.co.kr/4197/sample.pdf" http://preview.hanbit.co.kr/4197/sample.pdf Hyperlink "https://m.blog.naver.com/710hsy/220299416306" https://m.blog.naver.com/710hsy/220299416306

공학/기술| 2020.04.21| 6페이지| 1,000원| 조회(1,084)

CMOS, Inverter, parameter, 전기적 특성, DC특성, AC특성

미리보기

닫기
BJT 전기적 특성 증폭 동작

전자재료물성 실험 및 설계24주차 : BJT 전기적 특성 관찰결과NPNR2 20kohmR2 0ohmS1 openIE0.083mA0.38mAIC0.537mA0.543mA0mAVEB-0.661V-0.624VVCB-0.662V-0.63VVCE-0.001V-0.007VIC/IE6.471.42PNPR2 20kohmR2 0ohmS1 openIE0.039mA0.166mAIC0.037mA0.161mA0mAVEB0.528V-0.569VVCB-5.63V-4.42VVCE-6.16V-4.99VIC/IE0.9480.969고찰NPN, PNP 트랜지스터의 공통 컬렉터 모드 회로를 구성하고 각 단자의 전압과 전류를 측정하였다. R2저항값을 바꿔가면서 실험한 결과 NPN 트랜지스터는 R2가 클수록 전류 이득이 커지고 R2가 작을수록 전류 이득이 작아졌다. 반대로 PNP 트랜지스터는 R2가 클수록 전류 이득이 작고 R2가 작을수록 전류 이득이 커졌다. NPN의 경우 현재 회로는 Inverse Active모드 이므로 IC=IB+IE 이여서 출력 전류 IC는 항상 IE보다 크다. 그런데 VEB는 값이 거의 일정하므로 IE*(R1+R2)도 값이 일정해야 한다. 그래서 R1+R2가 커지면 IE는 작아져서 결과적으로 전류 이득 IC/IE 는 커지게 된다. PNP는 Active 모드 이므로 IE=IC+IB 이여서 출력 전류 IC는 항상 IE보다 작다. 마찬가지로 IE*(R1+R2) 값이 일정해야 하므로 R1+R2가 커지면 IE는 작아지고 마찬가지로 IC+IB도 작아져서 결과적으로 IB값은 매우 작으므로 무시하면 전류 이득 IC/IE는 거의 1값을 가진다.1. NPN 회로에서 R2가줄어들면 R1+R2값이 줄고 IE값이 증가한다. VEB는 일정하므로 KVL을 적용하면 VEB+(-1.5)+IE(R1+R2)=0 식이 나온다. 여기서 VEB-1,5는 일정한 값이므로 IE(R1+R2)=(IC+IB)(R1+R2)도 일정한 값이 나와야 한다. 여기서 IB는 매우 작으므로 무시하면 R2가 줄어들면 IC값이 증가함을 알 수 있다.2. 위의 KVL식을 다시 쓰면 VEB+1.5=-VBE+1.5=IC(R1+R2) 이다. 여기서 IC는 VBE가 작으면 작을수록 커지기떄문에 VBE가 0일 때 최대값이 된다.3. 이 실험에서 스위치 S1을 닫았을 때는 일반적인 증폭 작용을 하지만 열었을 때는 출력 전류가 0이 되는 것을 통해 스위칭 작용을 하는 것을 알 수 있다. 이를 통해 베이스 바이어스를 조절하여 스위칭 작용을 했다고 생각한다.트랜지스터가 능동 소자인 이유는 전원으로부터 에너지를 받아 전류나 전압을 변환하는 소자이기 때문이다. 그래서 신호의 증폭 작용을 하여 이득을 얻는 트랜지스터는 능동소자이다.실험날짜 :실험제목 : BJT의 증폭 동작예비이론 :위의 회로는 공통 이미터 증폭회로이다. 일반적으로 “Voltage Divider Biasing”을 사용하여 베이스 바이어스 전압을 공급한다. 이 회로는 베이스 바이어스를 전원 전압(Vcc)을 저항 R1과 R2로 전압 분배를 하여 일정한 베이스 전압 레벨을 유지하여 값의 변화에 의한 영향을 크게 줄인다.이 회로의 분석은 2가지로 나눠서 해야 하는데 첫번째로 DC분석을 하여 Q점을 찾아서 바이어스가 안정적인지 확인을 하고 AC분석을 통해 입력 저항, 출력 저항, 전압 이득, 전류 이득을 계산한다.DC 분석위의 회로는 케페시터를 OPEN 시키고 교류 신호를 제거한 등가회로이다. 우선 로 전압 분배가 되는 것을 나타낼 수 있다. 나머지 전압과 전류 값을 구해보면 아래와 같이 나온다.위의 식들을 통해 회로의 전원 전압이 BJT를 작동시킬 수 있는지 확인을 한다. Vce 값이 BJT의 데이터시트에 나온 최소한의 전압보다 큰 전원 전압을 인가하면 .동작할 수 있다.AC 분석CE모드는 공통 Emitter 증폭기 회로로 입력은 Base에 연결되고 출력은 Collector에서 연결된다. Emitter 단자가 접지되어 입력과 출력에 공통단자 역할을 하므로 Common Emitter 증폭기라고 한다., ,, ,따라서전압이득전류이득DC 분석DC 분석은 위의 공통 이미터 회로와 같은 방식으로 분석하면 된다.AC 분석CC모드는 공통 컬렉터 증폭기 회로로 입력은 캐패시터를 통해 베이스에 연결되고 출력은 Emitter에서 캐패시터를 통해 부하로 연결된다. Collector에 전원 Vcc와 연결하고 소신호적으로 접지를 한다., ,이고 이면 ,,따라서전압이득전류이득출처Common Emitter Amplifier : Hyperlink "https://www.electronics-tutorials.ws/amplifier/amp_2.html" https://www.electronics-tutorials.ws/amplifier/amp_2.html Hyperlink "http://cad.knu.ac.kr/micro/bjt/ceamp.html" http://cad.knu.ac.kr/micro/bjt/ceamp.html Hyperlink "https://slidesplayer.org/slide/15464053/" https://slidesplayer.org/slide/15464053/Commom Collector Amplifier : Hyperlink "http://web.yonsei.ac.kr/hgjung/Lectures/ENE301/4%20BJT%20%EC%A6%9D%ED%8F%AD%EA%B8%B0.pdf" http://web.yonsei.ac.kr/hgjung/Lectures/ENE301/4%20BJT%20%EC%A6%9D%ED%8F%AD%EA%B8%B0.pdf전자회로 노트필기

공학/기술| 2020.04.21| 9페이지| 1,000원| 조회(180)

BJT, bc, 공통 이미터, 공통 컬렉터, Be, AC분석, DC분석

미리보기

닫기
BJT 전기적 특성 바이어스 회로 평가A좋아요

전자재료물성 실험 및 설계2BJT 전기적 특성 관찰1. 결과실험(1)실험(2)2. 고찰BJT의 베이스 전압 Vin 값을 변경하면서 컬렉터 노드의 전압 Vout을 측정하는 실험을 했다. Vin 값을 0V에서 시작하여 0.1V 간격으로 1.2V까지 증가시켰다. 0.5V까지는 출력이 5V로 일정했지만 0.6V부터 급격히 감소하더니 거의 0V까지 전압값이 감소했다. 주어진 회로를 보면 컬렉터-베이스에 역방향, 베이스-이미터에 순방향 바이어스가 흐른다. 따라서 현재 Active mode이고 이때 베이스-이미터 사이의 전압이 0~0.5V이면 이미터의 전자가 베이스-이미터 사이의 전위장벽을 넘지 못하므로 BJT 내에 전류가 흐르지 못하므로 BJT를 스위치로 생각하면 open 된 것이나 마찬가지므로 Vout은 5V가 그대로 출력된다. 그리고 Vin값이 0.6V 이상이 되면 이미터의 전자들이 이미터-베이스 사이의 전위장벽을 넘을 수 있게 되므로 BJT 내에서 전자가 컬렉터 쪽으로 넘어가면서 전류가 흐르게 된다. 이때 BJT내의 내부저항은 매우 작은 값이므로 5V의 전압이 거의 전부500OMEGA에서 소비되므로 컬렉터 전압은 BJT가 Active mode에서 동작함과 동시에 급격히 감소하다 거의 0V로 수렴하게 돼서 이러한 실험결과가 나온 것 같다.3. 실험날짜 :4. 실험제목 : BJT 전기적 특성 관찰 (BJT 바이어스 회로)5. 예비이론 :[1] 고정 베이스 바이어스 회로위의 회로는 고정 베이스 바이어스 회로라 불린다. 왜냐하면 트랜지스터 베이스 전류I _{B}는 주어진V _{CC}값에 대해 일정하게 유지되기 때문에 트랜지스터의 동작점 또한 고정되기 때문이다. 2개의 저항R _{B}와R _{C}는 고정 전류 바이어스를 사용하여 트랜지스터의 초기 동작 영역을 설정한다. 트랜지스터의 이미터 다이오드는R _{B}를 통해 필요한 양의 베이스 바이어스 전압을 인가함으로써 바이어스 된다. 일반적인 BJT의 경우 순방향 베이스 이미터 전압강하는 0.7V이다. 그리고R _{B}의 값은 위의 회로에서 간단히 계산할 수 있다.R _{B} = {V _{CC} -V _{BE}} over {I _{B}}이고I _{B} = {I _{C}} over {beta }로 정의된다. 이 단일 저항 유형의 배열을 사용하면 바이어싱 전압 및 전류는 트랜지스터 작동 중에 안정적으로 유지되지 않으며 엄청나게 변할 수 있다. 또한 작동온도는 작동 점에 악영향을 줄 수 있다.[2] 컬렉터 피드백 바이어스 회로이 컬렉터 피드백 바이어스 회로도 위의 고정 베이스 바이어스 회로와 같이 트랜지스터에 필요한 DC바이어스를 제공하기 위해 2개의 저항이 필요한 회로이다. 컬렉터에서 베이스로 가는 피드백 구성은beta 값에 관계없이 항상 Active영역에서 동작하게 한다. 베이스 바이어스 전압은 컬렉터 전압V _{C}로부터 유도되므로 높은 안정성을 제공한다.이 회로에서 베이스 저항R _{B}는 컬렉터에 연결되고 만약 컬렉터 전류가 증가하면 컬렉터 전압이 감소하고 베이스로의 구동이 감소하여 컬렉터 전류가 자동으로 감소하여 트랜지스터의 Q-point를 유지한다.[3] 듀얼 피드백 바이어스 회로기존 컬렉터 피드백 바이어스회로에서 베이스에 추가 저항을 연결하면 베이스 저항을 통해 흐르는 전류를 증가시켜beta 값의 변화와 관련하여 안정성이 훨씬 향상된다.R _{B1}을 통해 흐르는 전류는 일반적으로 컬렉터 전류I _{C}의 약 10%정도로 설정된다.[4] 이미터 피드백 바이어스 회로위의 회로를 이미터 피드백 회로라 하며 이미터와 베이스-컬렉터 피드백을 모두 사용하여 컬렉터 전류를 더욱 안정화한다. 이는 트랜지스터의 베이스 이미터 접합뿐만 아니라 저항R _{B1}및R _{E}가 모두 공급 전압V _{CC}와 직렬로 효과적으로 연결되기 때문이다.이 피드백 구성의 단점은 베이스 저항 연결로 인한 출력이득이 감소한다는 것이다. 컬렉터 전압은 피드백 저항R _{B1}에 흐르는 전류를 결정하고 이것을 Degenerative feedback(퇴행성 피드백)이라고 한다. 이미터에 흐르는 전류I _{E} =I _{C} +I _{B} 는R _{E}에서 전압강하를 나타내고 이는 베이스-이미터 사이에 역 바이어스가 걸리는 것이다. 그래서 컬렉터 전류의 증가로 이미터 전류가 증가하면

공학/기술| 2020.04.21| 8페이지| 1,000원| 조회(249)

바이어스, BJT, 전압분배, 고정 베이스, 컬렉터 피드백, 듀얼 피드백, 이미터 ..

미리보기

닫기
BJT 전기적 특성 CE, CB, CC mode 공통 이미터, 공통 베이스, 공통 컬렉터

전자재료물성 실험 및 설계1BJT 전기적 특성 관찰1. 결과(1) Collector Voltage 0.5V(2) Collector Voltage 0.7V2. 고찰BJT의 EBC를 PN과 쇼트키 다이오드를 조합하여 실험을 했다. PN-PN을 조합한 회로와 PN-쇼트키를 조합한 회로, 쇼트키-PN을 조합한 회로의 Collector에 0.5V, 0.7V를 각각 인가하고 Base 전압을 0.1V간격으로 증가시켰을 때 Emitter 전류 값을 측정했다. 결과는 PN-쇼트키 < PN-PN < 쇼트키-PN 순으로 전류 값이 컸다. 그 이유는 PN-쇼트키 회로는 Collector 쪽이 쇼트키 다이오드이므로 Base 전압으로 인해 쇼트키 쪽에서 EHP가 생성되어 미세하게 Emitter 전류와 반대방향 전류가 생성되어 제일 전류 값이 작게 측정된 것 같다. PN-PN 회로는 Emitter, Collector 모두 PN 다이오드이므로 Base 전압으로 인해 생기는 Collector쪽 EHP가 쇼트키보다 적으므로 PN-쇼트키 보다 전류값이 크게 나온 것 같다. 마지막으로 쇼트키-PN 회로는 Emitter 쪽이 쇼트키 이므로 더 PN 보다 더 많은 EHP를 생성해 Emitter 전류가 제일 크게 측정 된 것 같다. 그리고 Base 전압이 0.5V에서 0.7V로 증가했을 때 미세하게 Emitter 전류가 증가했는데 전압이 클수록 다이오드 내에서 Diffusion current가 증가해서 그런 것 같다.3. 실험날짜 :4. 실험제목 : BJT의 전기적 특성 관찰5. 예비이론 :[1] BJT CC modeCC모드는 공통 컬렉터 증폭기 회로로 입력은 캐패시터를 통해 베이스에 연결되고 출력은 Emitter에서 캐패시터를 통해 부하로 연결된다. Collector에 전원 Vcc와 연결하고 소신호적으로 접지를 한다.R _{ib} = {v _{b}} over {i _{b}} = {i _{e} [r _{e} +(r _{o} //R _{E} //R _{L} )]} over {i _{b}} =( beta+1)(r _{e} +R' _{E} )i _{c} =( beta+1)i _{b} ,R' _{E} =r _{o} //R _{E} //R _{L} ,r _{pi} =( beta+1)r _{e}r _{e}

공학/기술| 2020.04.21| 7페이지| 1,000원| 조회(185)

BJT, CC, 공통, 공통 이미터, 공통 컬렉터, common, CE, 공통 베이스, CB

미리보기

닫기