"논리회로설계"의 검색결과 입니다.

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verilog 논리회로 설계 vhdl FPGA 게임 실험12 멀티플렉서 stopwatch 설계

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"논리회로설계" 검색결과 1,461-1,480 / 4,386건

부경대 컴퓨터공학과 전기전자공학개론 기말고사 족보

를 설계할 때 해당 다이오드의 정격이 최소한 예상 평균 순방향 직류의 1.5배큰 다이오드를 사용하는 것이 현명함반파회로-하나의 다이오드를 가지며 교류신호의 반을 자름중간탭 전파 회로 ... 시험 형식: 개념문제 계산문제(과제)9장 반도체 소개진공관-전류를 한쪽으로 흐르게 한다.-전력 증폭기, 발진기 등으로 사용됨실리콘-다이오드 트랜지스터 집적회로에서 넓게 사용됨 ... - 교류를 직류로 변환하는 보다 나은 설계로서 교류신호의 전체 주기를 모두 이용하는 이점 적용필터링-정류기의 출력에서는 맥동은 필터를 써서 제거필터초크-정류기로부터 얻은 직류를 보다

시험자료 | 6페이지 | 7,000원 | 등록일 2020.07.23 | 수정일 2020.10.19

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(디지털실험A+)디코더를 이용한 조합논리_결과보고서

Experiment-Report(8장 디코더를 이용한 조합논리)1. 실험목적디코더를 이용한 다중 출력 조합 논리 회로를 구현한다.2. 자료 및 관찰디코더 역할을 수행하는 IC ... 을 가졌고 회로를 직접 설계해봄으로써 이론적인 내용을 몸에 익히게 되었다. 이번에는 Enable의 값을 1로 고정해서 사실상 Enable기능이 없는 디코더를 사용한 것과 같 ... 의 사진이다.A,B,C를 모두 1로 연결한 회로.(디코더 Y7에 불이 안들어옴)A,B,C를 모두 0으로 연결한 회로.(디코더 Y0에 불이 안들어옴)3. 결과 분석이번 실험은 디코더

리포트 | 5페이지 | 1,000원 | 등록일 2020.03.05

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서강대학교 디지털논리회로실험 - 실험 3. Decoders and Encoders 결과 보고서

디지털논리회로실험결과 보고서[3주차]실험 3. Decoders and Encoders1. 실험 목적1) 일반적인 binary decoder의 동작 원리를 이해한다.2) 7-s ... 다.3. 토의실험 1에서는 code converter를 구현하였다. 과정 1-A ~ 1-C에서 각기 다른 방법으로 [표 1]의 진리표를 만족하는 논리 회로를 구현해 보았는데, 같 ... 은 논리 기능을 하는 등가 회로라도 구현 방법에 따라 cost와 complexity가 달라지므로 실제 더 복잡한 회로를 설 계할 때는 이를 고려하여 최적의 구현 방법을 찾는 것

리포트 | 10페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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디지털 논리회로 VERILOG 과제 (sequence detector)

과 Nonoverlapping을 설계하였는데, Overlapping은 결과값이 출력되어도 결과값에 사용된 입력과 추가 입력을 같이 감지한다. 반면, Nonoverlapping은 결과값이 출력 ... 되면 결과값에 사용된 입력을 무시하고 새로 추가된 입력부터 다시 감지를 시작한다. 즉, 출력값이 1일 경우 상태를 reset시킨다. Nonoverlapping을 설계하는법은 출력값 ... 이 1일 경우 reset상태로 회귀시키면 되므로 Overlapping 회로만 설명하겠다. 입력은 x, rst(리셋), clk(클럭)이고 출력은 레지스터 z1, z2이다. state

리포트 | 7페이지 | 4,000원 | 등록일 2019.06.26

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시립대 전전설2 [4주차 예비] 레포트

-Always 구문과 initial 구문 두 가지 모두 행위수준 모델링에서 쓰이는 구문이다. 조합논리회로와 순차논리회로의 설계, 설계된 회로의 시뮬레이션을 위한 테스트 벤치의 작성에 사용 ... 다.나. Essential Backgrounds for this Lab반가산기반가산기란 덧셈 연산을 수행하는 논리 회로이며 디지털 회로, 조합 회로의 하나이다. 가산기는 산술 논리 ... 되는데, always 구문의 감지신호목록은 조합논리 모델링에서는 모델링되는 회로의 입력 신호가 모두 나열되어야 하고, 일부 신호가 감지신호목록에서 빠지면, 합성 이전의 RTL

리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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전자전기컴퓨터설계실험2(전전설2) (6) Flip-Flop and Register, SIPO

으로 구현하고, 설계한 논리를 시뮬레이션하기 위한 테스트 벤치를 작성하고 장비로 동작을 확인한다.2. 실험 이론2.1. Combinational Logic디지털 회로 이론에서 조합 ... 의 논리회로가 간단하다. 디지털 시스템 설계에서의 회로를 구성할 때, 조합 논리와 결합하여 순차 회로의 기능을 구현하는 중요한 요소이다. 마이크로프로세서와 같은 디지털 로직 ... . 결론 (43)Ⅳ. 참고문헌 (44)1Ⅰ. 서론1. 실험 목적본 보고서에서는 베릴로그 HDL을 사용하여 순차 논리를 설계 및 실험한다. 플립플롭과 레지스터, SIPO를 행위수준 모델링

리포트 | 44페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

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기계공학응용실험 A+, 9장 PLC 응용실험

불대수와 기초연산자, 로직의 단순화 방법 등에 대해 살펴본다.(1) 불대수(Boolean algebra)불대수란 2진 변수와 논리동작을 기술하는 대수를 말한다. 논리회로의 형태 ... 은 프로그램 가능 제어기의 언어이다. 래더 다이어그램은 논리 AND 연산자의 직렬회로나 논리 OR의 병렬회로에 분석이 용이하다.(3) PLC의 작동원리PLC는 입출력장치 및 ... (C언어)으로 수행할 수도 있으며, ATmega128과 같은 마이크로컴퓨터를 이용하여 설계할 수도 있다. PLC (Programmable Logic Contorller)는 이러

리포트 | 5페이지 | 1,000원 | 등록일 2020.01.03

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디지털 실험 9장(멀티플렉서를 이용한 조합논리) 예비보고서

실험 예비 보고서(9장 멀티플렉서를이용한 조합논리)실험 목적-멀티플렉서를 이용하여 비교기와 패리티 발생기를 설계하고 그 회로를 시험한다.-2XN 입력의 진리표를 수행하기 위해 N ... 의 하나는 진리표로부터 바로 조합 논리 함수를 실현할 수 있는 것이다. 예로써, 실험 7에서는 그림 9-2(a)에 제시된 진리표로부터 오버플로우 에러를 검출하는 회로가 필요 ... 하여 신호를 전송하는데 사용한다.4*1 MUX 진리표S1S0Y00I001I110I211I3S1,S0은 Y 출력을 결정하게 할 결정자 또는 선택자가 된다. 논리회로와 진리표를 구성

리포트 | 14페이지 | 3,000원 | 등록일 2019.12.17

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서울시립대학교 전전설2 2주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

(Field Programmable Gate Array) Hyperlink \l "주석5" [5]FPGA는 설계 가능 논리 소자와 프로그래밍이 가능한 내부 회로가 포함된 반도체 소자이 ... . Introduction (실험에 대한 소개)가. Purpose of this LabLab-03에서 Verilog HDL 언어를 이용하여 디지털 회로를 디자인하기에 앞서 ... Schematic 설계를 수행 해 보는 것이다.나. Essential Backgrounds (Required theory) for this LabPLD(Programmable Logic

리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.10.24

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서강대학교 디지털논리회로실험 - 실험 9. Memory Elements : ROM/RAM 예비 보고서

디지털논리회로실험예비 보고서[11주차]실험 9. Memory Elements : ROM/RAM1. 실험 목적1) 메모리 소자들의 동작 원리와 활용 방법을 이해한다.2 ... 1) ROM (Read Only Memory)반도체 기억 장치의 하나이며 일단 저장된 내용은 전원을 제거하여도 지워 지지 않는다는 특성 이 있다. 회로 설계 관점에서는 n개의 입력 ... 과 b개의 출력을 갖는 조합논리회로로 볼 수도 있다. [그림 1]은 이러한 ROM의 일반적인 구조를 나타낸다. ROM 중에서 대표적으로 사용되어 온 EPROM의 경우 저장된 데이터

리포트 | 7페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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서울시립대학교 전전설2 5주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

가 바뀌기 전까지 계속 유지하는 회로이다. 따라서 출력 Q을 0 또는 1로 상태전이가 필요하다. 래치 종류에 따라 입력은 한개 또는 두개를 사용한다.논리 회로 시스템 설계에서 경우 ... - 게이트 D 래치D 래치는 입력을 1개로 하여 SR래치의 금지된 동작이 입력되지 않도록 구현된 회로이다.이제 이 래치에 clock 입력이 추가되어 시간에 따라 데이터가 변화하도록 설계 ... 을 활용한 방법3:8 decoder by ifTest benchSimulation 결과Pin 연결(5) Lab 5- 2비트 2:1 MUX 회로를 case 문을 사용하여 설계하시오

리포트 | 28페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15

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기초전자회로실험 예비보고서 - 논리회로의 기초 및 응용

, NAND, NOR, XOR, XNOR 게이트 등이 있다. 논리게이트마다 논리회로 기호, 논리식, 진리표가 있으며, 이는 디지털 회로를 설계하는데 이용된다.1) BUF: 입력 값 그대로 ... 1. 논리게이트: 디지털 회로의 논리연산을 수행하는 디지털 소자로서 일반적으로 하나 이상의 입력 단자와 하나의 출력 단자로 구성되며 기본 게이트로 AND, OR, NOT

리포트 | 3페이지 | 1,000원 | 등록일 2019.09.29 | 수정일 2019.09.30

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디지털회로실험 텀프로젝트 3비트 가산기를 이용한 7세그먼트 디스플레이

였고 패턴도도 점프선을 최소한으로 하는 방향으로 완성했다. 앞서 실험실 개방 때 회로도가 제대로 작동함을 확인하였지만 막상 텀 당일에 설계해보니 납땜이 미숙하여 시간이 오래 걸렸 ... 고, 점프선을 작게 사용하여 패턴도를 작성하다보니 작업 시 생각보다 어려움이 많았다. 디스플레이 출력이 제대로 나왔고 이번 실험을 통해 회로 구상과 설계뿐만 아니라 실질적인 작업의 숙련도 또한 중요하다고 느꼈다. ... 가 한정되므로 자리올림수(carry)를 고려하여야 한다.반가산기는 1자리의 2진수를 더하는 회로0 + 0 = 00 + 1 = 11 + 0 = 11 + 1 = 1 0출력 두 자리 중

리포트 | 9페이지 | 10,000원 | 등록일 2020.04.21 | 수정일 2022.11.11

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 6주차 Lab06 결과 레포트 Sequential Logic 1, 전자전기컴퓨터설계실험2,

코드가 달랐다. 각각의 경우에 따라 어떻게 회로가 동작했는지 살펴보고자 한다.실습1실습2실습3다음은 같은 회로를 각각 다른 코드로 설계한 것이다. 만약 같은 회로라면 출력도 같 ... 에서는 어떻게 회로를 설계했는지 살펴보고 각각의 요소에 대해서 이야기하고자 한다.먼저 여기서 생각해야할 요소는 reset, load, en, mode에 대해서 생각해야 한다. 각각을 필터 ... 하였다. 이 실험의 결과값은 0과 1을 도출해내면 되는 실험으로 오류 없이 원하는 값을 확인할 수 있었다. 하지만 논리회로보다 고려해야할 사항이 더 많아서 각각의 경우를 잘 알

리포트 | 25페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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서울시립대학교 전전설2 5주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

-> 01001/11 -> 1000사. Results of Lab 7 (응용과제)- 다음의 진리표를 가지는 논리회로를 설계하시오.입력 : a,b,c,d -> Button SW1 ... -> 00100000110 -> 01000000111 -> 10000000마. Results of Lab 5- 2비트 2:1 MUX 회로를 case 문을 사용하여 설계하시오.입력 A[1 ... - 교안의 1:4 DEMUX 회로를 if 문을 사용하여 설계하시오.입력 F: Bus SW1입력 S1 : Button SW1, S2 : Button SW2출력 Q[3:0] : LED

리포트 | 28페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.20

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[컴퓨터과학과] 2020년 1학기 디지털논리회로 교재전범위 핵심요약노트

제1장 컴퓨터와 디지털 논리회로1. 디지털 시스템 1) 시스템의 정의(1) 검은 상자형 시스템① 입력과 출력을 갖는 검은상자로 표현② 시스템의 입력과 출력에만 관심을 갖 ... 의 조정이 가능 ③ 단순성: 시스템 설계가 단순 ④ 안정성: 0과 1로 유지되므로 높은 안정성 ⑤ 견고성: 잡음 등에 강함 ⑥ 정확성: 논리적인 처리로 정확한 결과 도출 - 중략 -

방송통신대 | 76페이지 | 11,000원 | 등록일 2020.01.06

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기초전자설계및실험 예비보고서 JK Flip-Flop과 클락생성

의 논리 회로는 그림 9.1과 같다.JK flip-flop operationHYPERLINK "https://en.wikipedia.org/wiki/Flip-flop ... 하는 클락 파형을 설계할 수 있다.클락은 NE555외에 수동진동자를 활용하여 얻을 수 있다. 수동진동자는 고정된 클락을 생성하며 출력단에 분배회로를 구성하여 낮은 주파수를 얻을 수 있 ... 다.실험회로 및 시뮬레이션 결과4.1)JK Flip-Flop설계문제 1 : NAND와 NOR게이트 조합-그림 9.1과 같이 NOR와 NAND 게이트 조합한 동기식 JK Flip

리포트 | 5페이지 | 1,000원 | 등록일 2019.09.29 | 수정일 2019.09.30

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Verilog를 사용한 설계과제(4bit CLA 모듈, State table)

HW 1설계 코드와 주석테스트벤치 코드테스트벤치에서 초기값을 0으로 선언한 후, #100을 통해 a, b, ci에 100ns 뒤에 각각 4bit씩 입력하였다.시뮬레이션 결과고찰 ... ]으로 바꿔서 선언해도 전혀 문제되지 않고 원하는 동작을 동일하게 수행한다.HW 2설계 코드와 주석테스트벤치 코드시뮬레이션 결과고찰Mealy machine은 이미 상태그래프가 주어져 ... 코드에서 rst의 초기값을 0으로 설정해주는게 중요했다. 쓰레기 값이 들어가면 코드 동작이 불확실해지므로 처음에 무조건 회로를 초기화해야 한다. 이후 입력 값에 따라 상태그래프

리포트 | 14페이지 | 1,000원 | 등록일 2020.04.03

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시립대 전전설2 [3주차 예비] 레포트

this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방법을 배운다. 비트 단위 연산자를 이용하는 실험과 Gate Primitive를 사용 ... (베릴로그)는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다."라고 위키백과에서 정의되어있습니다, 한마디로 어떤 하드웨어 ... 하여 실행 조건을 갖춰놓은 모델링 기법이다. 시뮬레이션에는 유리하나 칩설계를 위해서는 수정을 거쳐야 한다.자료형 의미wire 함축된 논리적 동작이나 기능을 갖지 않는 단순한 연결을 위한

리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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서울시립대 전자전기설계2(전전설2) 5주차 결과보고서

하였고,View Technology Schematic을 실행한 결과 위와 같은 논리회로가 디코더 내에 존재함을 확인할 수 있었다.또한 실제 실습 결과 아무것도 입력하지 않았을 때 ... 와 같은 논리회로가 인코더 내에 존재함을 확인할 수 있었다. 즉 encoder의 회로도와 일치함을 보여주었다.테스트벤치 시뮬레이션도 4:2 인코더의 결과와 동일한 파형이 나왔다.위 ... 하면 이전의 값을 유지하기 위해 Latch(의도하지 않은 Latch)가 생성되었기 때문이다. 우리가 설계하려는 인코더는 Latch가 딱히 필요 없는 회로이기에 저런 래치 생성은 불필요

리포트 | 16페이지 | 1,500원 | 등록일 2019.10.13

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